现代雷达数字信号处理并行DSP系统设计开发.docVIP

现代雷达数字信号处理并行DSP系统设计开发【摘 要】作为数字信号处理核心和标志的数字信号处理器(DSP)芯片自问世以来得到了快速的发展,广泛应用于通信系统、图形/图像处理、雷达声纳、医学信号处理等实时信号处理领域。本文着重介绍Tiger SHARC系列中TS101S芯片的性能及结构特点,并将其应用在雷达数字信号处理系统设计开发中。 【关键词】信号处理;DSP;设计 一、引言 现在雷达数字信号处理具有海量运算的需求，并且在许多场合要求对信号进行实时处理，这对信号处理系统的性能提出了非常高的要求。尽管通用芯片的性能和速度不断提升（AD最新公司的TigerSHARC最高时钟频率可达300MHz），单片通用DSP芯片的速度还是很难达到设计要求，因此，在主频受到限制的情况下，目前通用的做法是用多片DSP并行处理，从而使处理速度大大提高。 二、Tiger SHARC DSP概述 Tiger SHARC DSP是一款高性能的静态超标量数字信号处理器,该处理器专为大的信号处理和通信任务而在结构上进行了优化。由于该处理器将非常宽的存储带宽和双运算模块结合在一起,从而建立了数字信号处理器性能的新标准。Tiger SHARC静态超标量结构使DSP每周期能够执行多达4条指令、24个16b定点运算和6个浮点运算。运行在250MHz时,ADSPTS101S的内核指令周期为4ns,同时可以提供20亿次的40bMAC运算或者500万次80bMAC运算。 Tiger SHARC DSP器件的主要性能如下: (1)最高运行速度为300MHz,指令周期为3.3ns。带有6Mb片内SRAM,分为了3个2Mb的存储块M0,M1和M2,每一个存储块都能够单独存储程序、数据或同时存储程序和数据。 (2)带有双运算模块,每个运算块有1个64bALU,1个乘法器,1个64b移位器和1个由32个寄存器构成的寄存器组,可执行定点和浮点的算术逻辑等通用运算。 (3)3条内部地址/数据总线,每条总线都连接到3个内部存储器块中的1个。3条总线都是128b宽,可以在任一周期使用任一条总线传送多达4条指令或4个对齐的数据。这样TS10 1S内核可以在任一周期并行访问3个存储块,1个取指令,2个访问数据。 (4)4个链路口支持点对点的高带宽数据传送,可通过单个链接口以250Mb/s的速率进行数据传输。4个链路口为处理器与处理器之间的通讯提供了一个良好的途径,总吞吐量多达1Gb/s。 (5)多处理器特性,当单个DSP芯片组成的系统不能满足处理要求时,TS101S通过外部口或链路口与其他TS101S相连构成多处理器系统。TS101S的外部总线支持多达8个DSP外加Host处理器的并行总线连接。在构成多处理器系统时,处理器之间无论是采用共享总线方式,还是采用链路口互连方式,都不需任何外加控制,实现无缝连接,在并行总线上可以800Mb/s的速率进行数据传输。 三、信号处理系统的实现 为了简化系统硬件,减少DSP片间连线,该系统的4个DSP以松耦合的链路方式进行连接,并共用一片FPGA。（图1） 首先由DSP1通过外部DMA方式读入中频解调后的I、Q路数据,并由DSP1对读入数据进行脉冲压缩(匹配滤波),脉冲压缩后进行二次对消,以消除固定杂波。设计总距离单元数为2000,需做2048点复数FFT,当2048点复数FFT完成后,还必须和预先存储好的匹配滤波器系数H(k)相乘,一般需要做2048个复数乘法,相乘结果还需做2048点复数IFFT以获得脉冲压缩结果。Tiger SHARC DSP做2048点复数FFT和IFFT大约需要200μs(工作在250MHz),利用Tiger SHARC DSP的双运算块和单指令多数据(SIMD)特点同时进行两个距离单元的复 数乘法,完成2048个复数乘法仅需25μs。DSP完成上述运算大约要300μs。 四、Tiger SHARC DSP的使用 为保证Tiger SHARC DSP能正常工作,上电复位信号的设计非常重要。Tiger SHARC DSP有3个电源,其中数字3.3V为I/O供电,数字1.2V为DSP内核供电,模拟1.2V为内部锁相环和倍频电路供电。Tiger SHARC DSP要求数字3.3V和1.2V应同时上电。若无法严格同步,则应保证内核电源1.2V先上电,I/O电源3.3V后上电。本系统在数字3.3V输入端并联了一个大电容,而在数字1.2V输入端并联了一个小电容,其目的就是为了保证3.3V充电时间大于1.2V充电时间,以便很好地解决电源供电的先后问题。 Tiger SHARC DSP内核最大电流为1.277A,该电流是DSP进行单指令多数据(SIMD)方式下,4个16b定点字乘加与2