基于FPGA的多路数据采集系统的设计1.doc

基于FPGA的多路数据采集系统的设计 设计题目 基于FPGA的多路数据采集系统的设计 设计要求 介绍了一种基于FPGA的多路数据采集系统的设计方案，描述了系统的主要组成及FPGA的实现方法，并用VHDL语言设计的状态机在QuanusⅡ发软件中进行真。该系统在通用数据采集系统的基础上，增加数据编码模块，将多路数据组合为一路进行存储；采用批处理数据方式，减少数据编码次数，加快数据处理速度。 设计作用及目的 针对基于FPGA的数据采集系统设计的要求，先对EDA技术和VHDL语言进行学习，然后研究数据采集中的关键问题，并且实现用FPGA控制数据采集系统地设计。 设计所用设备及软件 嵌入式处理器、FPGA软件、有QuanusⅡ仿真软件的计算机 五、系统设计 5.1系统总体设计及原理 系统的总体结构如图5-1所示。在符合奈奎斯特采样定理的条件下，外界的模拟信号频率要小于采样模块采样频率的1/2。如果还有高频分量的话，可以让外界的模拟信号经过一个低通滤波器滤除高频分量后输入到A/D转换芯片TLC5510中[1]。经过A/D转换器后不仅时间离散化了，而且幅度也离散化，即x(n)。由FPGA中的采样控制器控制TLC5510的采样，将采集到的信号锁存在FPGA的内部存储器RAM中，然后控制RAM中的数据输出到D/A转换器，D/A转换器每隔一个时钟取出一次y(n)，随之在D/A转换器的保持电路中将数字信号转换为模拟信号，这些信号在时间点上的幅度应等于序列y(n)中相应数码所代表的数值大小。若最后输出的信号具有不符合条件的高频分量，则还要通过一个模拟滤波器，滤除不需要的高频分量，平滑成所需的模拟输出信号y(t)，以完成信号的采集。根据FPGA在系统中的功能，可将其模块分为A/D采样控制模块、数据存储模块和D/A控制模块[1]。 图5-1 数据采集系统结构图 5.2 A/D转换模块 在系统的A/D转换中使用的芯片是TLC5510 TLC5510芯片图如图5-2所示： 图5-2 TLC5510芯片引脚图 TLC5510 高速模数转换芯片，用于视频处理，高速数据转换等领域，采用CMOS工艺制造，精度为8位，转换速率20Msps，每秒采样20M次，采用半闪速结构，内建采样保持电路。TLC5510为24引脚、PSOP表贴封装形式（NS）AGND：ANALOG IN：CLK：DGND：数字信号地； D1～D8:D1为数据最低位，D8位最高位； OE：OE位低时，D1～D8VDDA：VDDD：TLC5510是以流水线的工作方法进行工作。它在每一个周期都启动一次采样，完成一次采样；每次启动采样是在CLK的下降沿进行，不过采样转换结果的输出在2.5个CLK周期后，将送到内部数据总线上。Tdd计入，从采样到输出需经过2.5*Tclk+Tdd。CLK周期，A/D就会输出一个采样数据。在图所示的工作时序的控制下，当第一个时钟周期的下降沿到来时，模拟输入电压将被采样到高比较器块和低比较器块，高比较器块在第二个时钟周期的上升沿最后确定高位数据，同时，低基准电压产生与高位数据相应的电压。低比较块在第三个时钟周期的上升沿的最后确定低位数据。高位数据和低位数据在第四个时钟周期的上升沿进行组合，这样，第Ｎ次采集的数据经过个时钟周期的延迟之后，便可送到内部数据总线上。此时输出使能有效，数据被送至位数据总线上。 图5-4 TLC5510时序 对A/D器件进行采样控制，传统的方法是用CPU或单片机完成的。编程简单，控制灵活，但缺点是控制周期长，速度慢。特别是当A/D器件本身的采样速度比较快时，CPU的慢速极大的限制了A/D的速度。A/D转换芯片TLC5510的采样速率达40MHz，采样周期是0.025μs，单片机在控制A/D进行一个采样周期中必须完成的操作有初始化TLC5510，启动采样，等待约0.025μs，发出读数命令，分两次将12位转换好的数从TLC5510读进单片机，再分两次将此数存入外部RAM中，外部RAM地址加1，此后再进行第二次采样周期的控制。显然，用单片机控制TLC5510采样远远不能发挥其高速采样的特性。对于更高速的A/D器件，单片机完全无从控制[4]。 5.3 数据存储模块 数据锁存模块是由ezNiosDK FPGA板的芯片FIFO构成，其存储速率可达到10ns。在FPGA中A/D采样控制器控制TLC5510将数据采集到后，FPGA便将锁存信号调节为有效的高电平，然后将信号锁存入存储器中。 选择一：外部随机存储器RAM。 选择二：内部随机存储器RAM。 选择三：内部FIFO，相比之下，FIFO更适合于用作A/D采样数据高速写入的存储器，因为FIFO的写入时间只有一个时钟周期，因此决定使用LPM_FIFO作为采样存储器。 5.4 D/A转换模块 DAC0