用于1.25ghz serdes的低时钟抖动的环振的设计 a low jitter design of ring oscillators in 1.25ghz serdes.pdfVIP

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2017-08-17 发布于上海
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用于1.25ghz serdes的低时钟抖动的环振的设计 a low jitter design of ring oscillators in 1.25ghz serdes

第29卷第3期半导体学报 V01．29No．3 2008年3月 JOURNALOFSEMICoNDUCToRS Mar．,2008 in1．25GHzSerdes ALow of Oscillators Jitter Design Ring Xiao Lei+，LiuWei，andLianxing Yang (State 201203，China) KeyLaboratoryofASICSystem，FudanUniversity，Shanghai new for cellsusedin controlledoscillatorsis be· Abstract：A delay presented．Ajittercomparison configuration voltage tweenthe differentialcellandthe inverterbased cellis newmethod source-coupleddelay proposedCMOS delay given．A to basedon inPLLisalsointroduced．A1．25GHzSerdesis in optimizeloopparameterslow．jitter low．jitter implemented a standard2P3MCMoS resultshowsthatthe of1．25GHzdatarateseries 0．35肚m process．The RJ(randomjitter)RMS is IU(1 0．0035UI．Anoisemeasurement at output2．3ps(O．0015UI)andsigma)is phase 1111100000 dataout．。 clock．pattern controlledoscillator；low Keywords：Serdes；voltagering jitter EEACC：1205；1230；1280 Article CLCnumber：TN432Documentcode：A ID：0253-4177(2008)03-0490-07 125Mdata inthe Tx(9toTx(0at ratearelatched 1 Introduction