数字逻辑电路第6章时序逻辑电路-3.ppt

第6章 常用时序逻辑电路及MSI　　时序电路模块的应用 6.1 计数器 6.2 寄存器 6.3 移位寄存器型计数器 6.1 计 数 器 计数器是一种用途非常广泛的时序逻辑电路,它不仅可以对时钟脉冲进行计数,还可以用在定时、分频、信号产生等逻辑电路中。 计数器的种类很多,根据它们的不同特点,可以将计数器分成不同的类型。典型的分类方法有如下几种: (3)按计数过程中的增减规律可以分为加法计数器、减法计数器和可逆计数器。 按照递增规律对时钟脉冲进行计数的电路,称为加法计数器；按照递减规律对时钟脉冲进行计数的电路,称为减法计数器。 6.1.1 同步计数器 1.同步二进制加法计数器 按照二进制数规律对时钟脉冲进行递增计数的同步电路称为同步二进制加法计数器。图6―1所示电路是由四个下降沿动作的JK触发器构成的四位同步二进制加法计数器。 由图可以写出电路的方程如下: 时钟方程: CP0=CP1=CP2=CP3=CP 输出方程: 驱动方程: 将驱动方程代入JK触发器的特性方程 中,得到各个触发器的状态方程为 以上状态方程在各个触发器的时钟信号有效时成立。由图6―1可以看到,各个触发器的时钟信号都连接在CP上,而且四个触发器都是下降沿动作的,这是一个同步电路，因此,以上状态方程在CP的下降沿到来时同时成立。 根据状态方程进行计算,列出电路的状态转换表如表6―1所示。根据表6―1,画出状态转换图如图6―2所示。 从状态转换图可以清楚地看到,从任一状态开始,经过输入16（24）个有效的CP信号（下降沿）后,计数器返回到原来的状态。如果初始状态为0000,则在第15个CP下降沿到来后,输出C变为1;在第16个CP下降沿到来后,输出C由1变为0。可以利用C的这一下降沿作为向高位计数器的进位信号。 图6―3所示是该四位同步二进制加法计数器的时序图。 从时序图中我们看到,各个触发器的输出Q0、Q1、Q2和Q3的频率分别为时钟信号频率的1/2、1/4、1/8和1/16,可见计数器具有分频功能。 在图6―1所示电路中,各个JK触发器都接成T触发器的形式。用T触发器构造m位同步二进制加法计数器的连接规律为 2. 同步二进制减法计数器 按照二进制数规律对时钟脉冲进行递减计数的同步电路称为同步二进制减法计数器。用T触发器构造m位同步二进制减法计数器的连接规律为 图6―4所示电路是由四个下降沿动作的JK触发器构成的四位同步二进制减法计数器。图6―4和图6―1相同之处是将JK触发器接成T触发器的形式,不同之处是触发器驱动信号及输出信号的连接规律,即由接到Q端改为接到 端。 图6―4所示电路的方程为 时钟方程: CP0=CP1=CP2=CP3=CP 输出方程: 图6―5表明,从任一状态开始,经过输入16（24）个有效的CP信号（下降沿）后,计数器将返回到原来的状态。如果初始状态为0000,此时输出B为1,则在第一个CP下降沿到来后,输出B由1变为0。可以利用B的这一下降沿作为向高位计数器的借位信号。图6―4所示电路的时序图如图6―6所示。 3. 同步二进制加/减可逆计数器 将图6―1所示的同步二进制加法计数器和图6―4所示的同步二进制减法计数器合并,同时加上加/减控制信号,可以构成同步二进制加/减可逆计数器,如图6―7所示。 输出方程为 上述方程和图6―4所示电路的输出方程及驱动方程相同。因此当 时,图6―7所示电路实现四位同步二进制减法计数器的功能。 图6―8为四位同步二进制加/减可逆计数器的时序图。 4.同步十进制加法计数器 按照十进制数规律对时钟脉冲进行递增计数的同步电路称为同步十进制加法计数器。图6―9所示电路是由四个下降沿动作的JK触发器构成的同步十进制加法计数器。表6―3是电路的状态转换表,图6―10为状态转换图。图6―11所示是初始状态为0000时的时序图。 从图6―9中可以得到: 时钟方程: CP0=CP1=CP2=CP3=C