基于CML的高速数据传输电路设计.pdfVIP

第39卷 第1期 电 子 器 件 V0l_39 N0．1 2016年 2月 ChineseJournalofElectronDevices Feb．2016 DesignofHigh—SpeedDataTransmissionCircuitBasedontheCM L MAFang，RENYongfeng，SHANYanhu，PENGQiaojun (NorthUniversityofChina，StateKeyLaboratoryofElectronicTestingTechnology，Taiyuan030051，China) Abstract：A designofhigh—speeddatatransmissioncircuitbasedontheCMLdatatransferstandardwasproposed， whichisanimportantdevelopingforthepresentsituationoftheincreasinglylargeramountofdataandfasterdata transmissionspeed．ThecircuitcombinesFPGA controllerandTLK1501asprotocolchipwhoseinternalencoding methodiS8bit／10bitandinterfacestandardsiSCMLtorealizehighspeeddatatransmission．Itamendedthelogic controlduetothetimingconstraintsoftheclocksignalandsolvedtheproblem ofbiterrorsduetothedistortionof theinternalclock．Theexperimenta1resultsshowthatthecircuithasahighstabilityandreliability． Keywords：CML；Timingconstraints；8b／10bencoding；TLK1501 EEACC：6210 doi：10．3969／j．issn．1005-9490．2016．01．020 基于CML的高速数据传输电路设计 马 放，任勇峰 ，单彦虎，彭巧君 (中北大学电子测试技术国家重点实验室，太原 030051) 摘 要 ：针对现代数据传输速度越来越快、数据量越来越大的现状，提出了基于CML数据传输标准的高速数据传输电路的设 计。以FPGA为主控制器，协议芯片选用接 口标准为 CML的内部编码方式为 8b／10b编码的TLK1501芯片，以此实现高速数 据传输。在FPGA中对时钟信号进行了时序约束实现逻辑控制的修正 ，解决了因内部时钟 占空比失真而导致产生误码的问 题。电路经试验验证 ，具有较高的稳定性和可靠性。 关键词 ：CML；时序约束；8b／lOb编码；TLK1501 中图分类号：TN91 文献标识码：A 文章编号：1005—9490(2016)01—0094—04 在被称为 “数据时代”的今天，为适应数据化的 信号摆幅就是VCCV～(VCC一0．4)V，差分输出信号 高速发展 ，多媒体 、高速处理器 、网络技术 以及虚拟 的摆幅为800mV。CML输出晶体管工作在放大区 现实对数据信号的带宽要求越来越大，多信道应用 域 ，这样使得 CML信号 比采用饱 和状态操作 的 日益普及，对于数据的传输量越来越大，速度也越来 CMOS、LVDS等信号有更快的开关速度 ]。 越快 。而 目前存在 的一些点对点的物理层接 口如 论文介绍了以FPGA为主控制器，协议芯片选 RS一485、RS一422、SCSI等数据传输标准，由于其在 用接 口标准为 CML的内部编码方式为 8bit／10bit 噪声／EMI、速度 、成本、功耗等方面所固有的限制，导 编码的TLK1501芯片的基于CML的高速数据传输