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第 14 章 并行通信及其接口电路 本章主要内容 1.简单并行接口电路； 2.可编程并行接口电路8255A的结构及工作原理； 3. 8255A的应用。 14.1 概述 在计算机和数据通信系统中，有两种基本的数据传送方式，即串行数据传送方式和并行数据传送方式，也称串行通信和并行通信。 数据在单条一位宽的传输线上按时间先后一位一位地进行传送，称为串行传送； 数据在多位宽的传输线上各位同时进行传送，称为并行传送。 和串行传送相比，在同样的时钟速率下，并行传送的数据传输率较高。 并行通信往往适用于信息传输率要求较高，而传输距离较短的场合。 在本章，我们重点介绍并行通信及其所要求的并行接口电路，研究它们的组成、功能及典型的并行接口芯片的工作原理及使用方法。 首先介绍几种简单的(不可编程) 并行输入输出接口电路，然后着重介绍可编程并行接口电路8255A及其典型应用。 14.2 简单的并行接口电路 在输入输出接口电路中，经常要对所传送的信号进行缓冲、驱动和锁存。 能实现这种功能的接口芯片通常是简单的数据锁存器、缓冲器以及双向总线收发器等。 本节扼要介绍三种常用的简单并行输入输出接口芯片，它们是： 锁存器74LS373； 缓冲器74LS244； 数据总线收发器74LS245。 14.2.1 锁存器74LS373 74LS373是一种8位D锁存器电路(D-Latch)，具有三态控制输出，其逻辑电路及引脚图如图14.1所示。 图中小括号内的数字编号为芯片的引脚号。 由图14.1可见，该电路由8个D锁存器构成(图中仅画一个，其余与此相同)，有8个输入端1D～8D，8个输出端1Q～8Q，两个控制端： 选通端G和输出允许端OE。 当选通端G为高电平时，则D锁存器的输出跟随相应输入数据端的逻辑电平； 当G变为低电平时，则D锁存器中的当前内容被锁存。 只有当输出允许信号OE有效(为低电平) 时，锁存器中的信息才出现在输出端1Q～8Q上；如果OE为高电平，则输出处于高阻态。 74LS373的真值表如表14-1所示。 该表中H为高电平，L为低电平，Q0为原状态，Z为高阻态，X表示任意值(为H或L均可)。 从表14-1可以看到74LS373的功能为： 当选通端G为高电平，同时输出允许端OE为低电平时，则输出Q＝输入D(输出Q跟随输入D)； 当选通端G为低电平，而输出允许端OE也为低电平时，则输出Q＝Q0(Q0为原状态，即选通端G由高电平变为低电平时输出端Q的状态)； 当输出允许端OE为高电平时，无论选通端G为何值，输出端Q总为高阻态。 74LS373是十分常用的锁存器电路，主要用来在总线传输电路中锁存地址信息或数据信息，并实现总线信号的缓冲与驱动。 与74LS373锁存器功能类似的芯片还有Intel 8282/8283等 。 14.2.2 缓冲器74LS244 74LS244 是一种三态输出的 8 位缓冲器/驱动器电路, 其逻辑电路图和引脚图如图14.2所示。 ? 由图14.2可见，74LS244有8个输入端，分为两路——1A1～1A4和2A1～2A4； 有8个输出端，也分为两路——1Y1～1Y4和2Y1～2Y4。 两路数据传送分别由两个控制信号1G和2G控制： 当1G有效(为低电平) 时，1Y1～1Y4的电平与1A1～1A4的电平相同，即输出反映输入的逻辑电平； 同样，当2G有效时，2Y1～2Y4的电平与2A1～2A4的电平相同。而当1G(或2G) 无效(为高电平) 时，输出1A1～1A4(或2A1～2A4) 为高阻态。 74LS244缓冲器主要用于存储器地址驱动器、单向总线接收器和发送器等。例如，可将其8个输入端的某几位接地，其余接+5V，即可提供特定的8位二进制代码，如为某设备接口提供8位中断类型码。 14.2.3 数据总线收发器74LS245 74LS245是一种三态输出的8位双向总线收发器(transceiver)，其逻辑电路图和引脚图如图14.3所示。 由图14.3可见，74LS245有16个双向传输的数据端，即A1～A8和B1～B8；另有两个控制端，即允许端G和方向控制端DIR。G用于允许该收发器的操作，DIR用于控制数据传送的方向(A→B或B→A)。 由图14.3(a) 可见，若G信号无效(为高电平)，则无论DIR为何种电平，下面两个“与门”的输出均为低电平，从而使两个方向上的三态门的输出均为高阻态，收发器处于“隔开”状态，即两个方向上的数据传送均不能进行。 若G信号有效(为低电平)，则可在某一个方向上进行数据传送，到底在哪个方向上进行传送，则由方向控制端DIR的逻辑电平来决定。? 74LS245的真值表如表14