第三章 基本电路的vhdl模型.pptVIP

* LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_ARITH.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY DPRAM IS PORT(DATAIN：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； DATAOUT：OUT STD_LOGIC_VECTOR(7 DOWNTO 0)； CLOCK ， WE，RE ：IN STD_LOGIC； WADD：IN STD_LOGIC_VECTOR(2 DOWNTO 0)； RADD：IN STD_LOGIC_VECTOR(2DOWNTO 0))； END ENTITY DPRAM； ARCHITECTURE ART OF DPRAM IS 3.9 基本逻辑电路设计 * TYPE MEM IS ARRAY(0 TO DEPTH-1) OF STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0)； SIGNA RAMTMP：MEM； BEGIN --写进程 PROCESS(CLOCK) IS BEGIN IF (CLOCKEVENT AND CLOCK=‘1’) THEN IF(WE=‘1’)THEN RAMTMP(CONV_INTEGER(WADD))=DATAIN； END IF； END IF； END PROCESS； --读进程 PROCESS(CLOCK) IS BEGIN IF(CLOCKEVENT AND CLOCK=‘1’)THEN 3.9 基本逻辑电路设计 * IF (RE=‘1’) THEN DATAOUT=RAMTMP(CONV_INTEGER(RADD))； END IF； END IF； END PROCESS； END ARCHITECTURE ART； 3.9 基本逻辑电路设计 * 作用：定义系统（或模块）的行为、元件及内部的连 接关系，即描述其功能。 3 种描述方式： 行为描述：数学模型、功能级描述。 数据流描述：以各种寄存器、组合逻辑形式描述 数据流的流向。 结构描述：层次化的各种逻辑部件连接关系描述。 * 作用：定义系统（或模块）的行为、元件及内部的连 接关系，即描述其功能。 3 种描述方式： 行为描述：数学模型、功能级描述。 数据流描述：以各种寄存器、组合逻辑形式描述 数据流的流向。 结构描述：层次化的各种逻辑部件连接关系描述。 * 1）同步复位：当复位信号有效且在给定的时钟边沿 到来时，触发器才被复位。 同步复位一定在以时钟为敏感信号的进程中定义。 * 2）异步复位：只要复位信号有效，触发器即被复位。 进程的敏感信号表中除时钟信号外，还有复位信号。 * 作用：定义系统（或模块）的行为、元件及内部的连 接关系，即描述其功能。 3 种描述方式： 行为描述：数学模型、功能级描述。 数据流描述：以各种寄存器、组合逻辑形式描述 数据流的流向。 结构描述：层次化的各种逻辑部件连接关系描述。 * LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGI