JK触发器-数字电路与逻辑设计.pptVIP

作 业 1． 主从JK触发器的工作原理 ① J=K=0 0 0 1 1 保持原态： ② J=0，K=1 0 1 1 0 0 0 1 1 1 1 0 1 0 0 0 0 1 保持原态 翻转 1 1 1 1 0 置0态 ③ J=1，K=0 1 0 0 0 0 1 1 1 1 0 1 0 翻转 保持原态 1 1 0 1 0 1 1 0 0 1 置1态 ④ J=1，K=1 1 1 0 0 0 1 1 1 1 0 1 0 翻转 翻转 1 1 0 1 0 1 1 0 0 1 0 1 0 0 1 计数状态 2． 主从JK触发器的功能表、状态转换图和时序图 功能表 简化功能表 状态转换图 一次变化 【例2】 对于主从JK触发器，若时钟脉冲CP、J、K输入端的波形如图所示，设触发器的初态为“1”，试画出主、从触发器输出端Q主和的时序波形 解： 1 0 干扰脉冲 干扰脉冲 一次变化：在初态Q=0且CLK=1期间，J出现干扰脉冲会使触发器发生状态变化；在初态Q=1且CLK=1期间，K出现干扰脉冲也会使触发器发生状态变化。 一次变化 主从JK触发器芯片74HC72简介 管脚图 功能表 逻辑符号 置位端 复位端 4.3.2 边沿JK触发器 为了提高主从JK触发器的抗干扰能力，克服一次翻转变化问题，出现了边沿JK触发器 逻辑电路 逻辑符号 触发脉冲下降沿翻转 工作原理 0 1 0 0 1 1 1 0 1 0 1 1 1 0 1 1 Q随JK变化 边沿JK触发器的输出状态随输入改变只在脉冲下降沿到来的那一瞬间 集成双边沿JK触发器74HC112 简介 管脚图 功能表 【3】 若将例2的各输入电压输入到74HC112的某一个边沿触发器上，设初态为1，试画出输出端Q的波形 解： 1 1 1 0 1 0 0 0 0 0 结论：边沿JK触发器克服了主从JK触发器在CLK=1期间主触发器一次变化问题，提高了触发器的抗干扰能力 4.3.3 JK触发器的特点及特性方程 4.3.4 JK触发器的应用 JK触发器的应用非常广泛，它可以构成分频电路、计数器、寄存器以及脉冲序列发生器等等 分频电路 实际接线电路 波形 f f／2 f／4 4.4 D触发器、T触发器及T′触发器 4.4.1 D触发器 D触发器也称锁存器，其输出状态随输入数据而变 。 功能表 特性方程： 状态转换图 D触发器的动作特点：在触发脉冲CLK的作用下，输出端状态总是跟随输入端的状态，但要滞后输入端的状态。 电路构成： 1． 由同步RS触发器构成的D触发器 原理电路 逻辑符号 2． 主从RS触发器构成的D触发器 原理电路 逻辑符号 3. 边沿D触发器 原理电路 逻辑符号 CLK=1 1 0 0 工作原理 CLK=0 0 1 0 CLK由0变为1（上升沿到来） 0 1 1 1 【例4】 电路及输入信号X和CLK脉冲波形如图所示，试画出输出端Y1和Y2的波形，设触发器的初态均为“0”。 解： ， 集成双上升沿边沿D触发器74HC74简介 原理电路 功能表 第4章双稳态触发器 ?本章要点 本章介绍双稳态触发器的电路结构、工作原理和动作特点，是了解、分析和设计时序逻辑电路工作机理的基础。双稳态触发器是具有输出状态受输入端数据控制、并能保持“0”或者“1”两个稳定状态的电路，它是构成时序逻辑电路的基本部件根据逻辑功能可以把双稳态触发器分成RS触发器、JK 触发器、D触发器、T触发器和T′触发器。根据结构可以把双稳态触发器分成主从结构触发器、维持阻塞结构触发器等 4.1 基本RS触发器 4.1.1 与非门构成的基本RS触发器 1． 电路组成及工作原理 电路 逻辑符号 表示低电平触发 表示输出Q的取反 工作原理 0 1 1 1 0 0 1 初态（或称为旧态，原态） 次态（或称为新态） 置位端 触发器置1态或置位 1 0 1 1 0 0 复位端 置0态或复位 1 1 0 0 1 1 1 1 1 1 0 0 保持原态或存储状态 0 0 1 1 禁态 1 1 1 1 ？ ？ 不定态 逻辑功能表 简化功能表 状态转换图 逻辑功能表 禁态 禁态 禁态 不定态 由与非门构成的集成四基本RS触发器芯片74HC279简介 管脚图 功能表 4.1.2 或非门构成的基本RS触发器 电路 逻辑符号 高电平有效 逻辑功能表 简化功能表 注：CD4043（CMOS）是四或非门构成RS触发器的集成芯片。 4.1.3基本 RS触发器的特点及应用 基本RS触发器的特点是输入端状态直接影响输出端状态，所以基本RS触发器是其它触发器的组成部分之一，做为设置触发器的初态的控制端口 应用之一：防抖电路 防抖电路 工作波形 4.2