电子科技大学 电子设计和自动第七讲.pptVIP

第七讲时序逻辑电路设计;Recall: Sequential Logic;基本概念;时钟信号描述;时钟边沿的描述;clk’EVENT;触发器设计;ARCHITECTURE rtl OF dff1 IS BEGIN PROCESS（clk,d） BEGIN IF (clk’EVENT AND clk=’1’) THEN q = d; END IF; END PROCESS； END rtl; ;D触发器描述二;作 业;复位信号;同步复位描述方法;同步复位D触发器;异步复位D触发器;LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff3 IS PORT (clk, d, clr, set : IN STD_LOGIC; q : OUT STD_LOGIC); END dff3; ARCHITECTURE rtl OF dff3 IS BEGIN PROCESS (clk, set, clr,d) BEGIN IF (set=0)THEN -- set的优先级最高 q=1; ELSIF (clr=0)THEN -- clr的优先级次高 q=0; ELSIF (clkEVENT AND clk=1)THEN -- clk的优先级最低 q=d; END IF; END PROCESS; END rtl;;同步复位D触发器;T触发器的设计 ;t;寄存器设计;8bit锁存器设计; 所谓移位功能就是指寄存器里面存储的代码能够 在时钟的作用下进行依次左移或者右移。;移位寄存器设计;How Many Registers?;How Many Registers?;计数器 ;1、同步计数器 ;模10的同步计数器 ;PROCESS(clk,clr) BEGIN IF(clr=1) THEN count_4=0000; ELSIF (clk EVENT AND clk=1) THEN IF(en=1)THEN IF(count_4=1001)THEN --若累加到1001， count_4=0000; --则count_4被重新置为0000 ELSE count_4=count_4 + 1 ; -- count_4每次加‘1’ END IF; END IF; END IF; END PROCESS;;分频器 ;PROCESS(clk,clr) BEGIN IF(clr=1) THEN count=0000; ELSIF (clk EVENT AND clk=1) THEN count=count + 1 ; END IF; END PROCESS; clk_div2 =count(0); --2分频输出 clk_div4 =count(1); --4分频输出 clk_div8 =count(2); --8分频输出 clk_div16=count(3); --16分频输出 END rtl;;简单分频器 ;实用任意偶数分频分频器 ;Quartus II 功能仿真时序图;作 业