简单运算器的基本组成.DOCVIP

时间 2011年秋 第4周 地点 院实验中心一（院附属楼108） 教学目的 周 目的要求（分掌握、熟悉、了解三个层次） 4周 掌握简单运算器的组成与工作原理； 熟悉简单的运算器的数据通路与各控制信号的关系； 了解总线数据传输结构及ALU的进位和的延迟时间的测试。 教学任务： 周 实验内容安排 作业 4周 简单运算器的基本组成； 运算器电路相关芯片的功能及控制信号的介绍举例说明本次实验方法学生实际操作过程中出现的问题（发现问题及时讲解）；a.????? 存入DR1、DR2的数据如何在总线上显示？ b.????? ALU算出的结果为什么不能直接存入DR1或DR2？ c.????? 计算机中的负数是如何表示的？ d.????? 74181的功能表中“+”与“加”的区别？等 多累加器结构2 多累加器运算器结构的特点：工作灵活，编程方便，但运行速度较慢； 单累加器多寄存器结构1 特点：工作灵活，可以方便的实现对寄存器的移位。 单累加器多寄存器结构2 特点：运算速度快。 单累加器无寄存器结构1 特点：结构简单，不能实现多累加器或多寄存器的指令，只适合于简单的指令系统。 单累加器无寄存器结构2 特点：结构简单，不能实现多累加器或多寄存器的指令，只适合于简单的指令系统。 1．4 运算器和其它部件的关系 运算器可读取内存单元的数据，对其进行运算，并将结果写入内存单元；还可内存发出访问内存的有效地址。 运算器的操作受控制器的控制。控制器根据指令执行的需要及时向运算器发出控制信号；而运算器也将其状态标志及时反馈给控制器，使其了解指令执行情况。此外，运算器还可对控制器给出的地址信息惊醒运算后再传给控制器，以此实现多种寻址方式。 2 实验相关芯片介绍 2．1 算术逻辑运算单元74181（4位的） Arithmetic Logic Unit Default Signal Levels: GND--all input pins AHDL Function Prototype (port name and order also apply to Verilog HDL): FUNCTION 74181 (s[3..0], m, cn, a3n, a2n, a1n, a0n, b3n, b2n, b1n, b0n) RETURNS (gn, pn, f3n, f2n, f1n, f0n, aeqb, cn4); Selection | Active Low Data 表：74181组合功能表 S3S2S1S0 DR1 DR2 算术运算M=0 逻辑运算 M=1 Cn＝1无进位 Cn=0有进位 0 0 0 0 F=DR1 F=DR1加1 F=/DR1 0 0 0 1 F=DR1+DR2 F=(DR1+DR2)加1 F=/(DR1+DR2) 0 0 1 0 F=DR1+/DR2 F=(DR1+/DR2)加1 F=/DR1·DR2 0 0 1 1 F=减1 F=0 F=0 0 1 0 0 F=DR1加DR1·/DR2 F=DR1加DR1·/DR2加1 F=/(DR1·DR2) 0 1 0 1 F=(DR1+DR2)加DR1·/DR2 F=(DR1+DR2)+DR1·DR2+1 F=/DR2 0 1 1 0 F=DR1减DR2减1 F=DR1减DR2 F=DR1⊕ DR2 0 1 1 1 F=DR1·/DR2减1 F=DR1·/DR2 F=DR1·/DR2 1 0 0 0 F=DR1加DR2·DR1 F=DR1加DR1·DR2加1 F=/DR1+DR2 1 0 0 1 F=DR1加DR2 F=DR1加DR2加1 F=/(DR1 ⊕DR2) 1 0 1 0 F=(DR1+/DR2)加DR1·DR2 F=（DR1+/DR2）加DR1·DR2加1 F=DR2 1 0 1 1 F=DR1·DR2减1 F=DR1·DR2 F=DR1·DR2 1 1 0 0 F=DR1+DR1 F=DR1加DR1加1 F=1 1 1 0 1 F=(DR1+DR2)加DR1 FF= F=DR1+/DR2 1 1 1 0 F=(DR1+/DR2)加DR1 F=(DR1+/DR2)加DR1加1 F=DR1+DR2 1 1 1 1 F=DR1减1 F=DR1 F=DR1 算术逻辑运算单元是对两组4位的数进行多种算术或逻辑运算，且常作为数据传输的通路使用，具体由74181的功能控制信号M,CN,S3,S2,S1,S0决定(详见表1：74181组合功能表)，两个参加运算的数A，B分别来自暂存器DR1和DR2，运算结果通过收发器74244经数