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DDS设计Verilog
1.DDS设计
module top(clk,rst,da_clk, da_pd, out);
input clk;
input rst;
output da_clk;
output da_pd;
output [0:7] out;
wire [9:0] addr;
wire [0:7] data;
addr U1 (.clk(clk),
.addr_rst(clk_out),
.addr_out(addr),
.da_clk(da_clk),
.da_pd(da_pd));
dds_rom U2 (.addr(addr),
.clk(clk),
.dout(out));
endmodule
module addr（addr_out,clk,adde_rst,da_clk,da_pd);
output [9:0] addr_out;
output da_clk;
output da_pd;
input clk;
input adde_rst;
reg [9:0] addr_out;
wire da_clk;
wire da_pd;
wire clk;
wire adde_rst;
assign da_clk = clk;
assign da_pd = 0;
always @(posedge clk)
begin
if adde_rst ==0)
begin
addr_out <= 0;
end
else
begin
addr_out <= addr_out + 50;
end
end
endmodule
以下为sin-core
MEMORY_INITIALIZATION_RADIX=10;
MEMORY_INITIALIZATION_VECTOR=
128,
128,
129,
130,
131,
131,
132,
133,
134,
135,
135,
136,
137,
138,
138,
139,
140,
141,
142,
142,
143,
144,
145,
146,
146,
147,
148,
149,
149,
150,
151,
152,
152,
153,
154,
155,
156,
156,
157,
158,
159,
159,
160,
161,
162,
162,
163,
164,
165,
165,
166,
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168,
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170,
171,
171,
172,
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176,
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178,
179,
179,
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181,
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182,
183,
184,
184,
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186,
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188,
189,
189,
190,
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195,
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201,
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212,
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213,
213,
214,
215,
215,
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216,
217,
217,
218,
219,
219,
220,
220,
221,
221,
222,
222,
223,
223,
224,
224,
225,
225,
226,
226,
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227,
228,
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230,
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232,
232,
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233,
233,
234,
234,
235,
235,
236,
236,
236,
237,
237,
238,
238,
238,
239,
239,
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240,
240,
241,
241,
241,
242,
242,
243,
243,
243,
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244,
244,
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245,
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