EDA样题A卷201301.doc

学院 班级 姓名 学号 …………………密……………封……………线……………密……………封……………线………………… 电子信息工程学院2012-2013学年第一学期期末考试试卷 《EDA技术》试题(A卷) （考试形式：闭卷，考试时间：120分钟） 2013年1月 题号 一 二 三 四 五 总分 复核人 得分 评卷人 得 分 一、EDA名词解释及简答题（每题2分，共10分） 1、FPGA 现场可编程门阵列 2、CPLD 复杂可编程逻辑器件 3、IP核 知识产权核 4、EDA设计的实质是什么？ 5、硬件描述语言与其他语言的区别？ 得 分 二、选择题（每题2分，共20分） 1、在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：___A____ A、进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成 B、敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动 C、PROCESS为一无限循环语句 D、当前进程中声明的变量不可用于其他进程 2、消除状态机中出现的毛刺现象，不正确的方法是 D ： A、双进程状态机改为单进程状态机 B、添加辅助进程对输出数据进行锁存 C、状态位直接输出型状态机编码方式 D、单进程状态机改为双进程状态机 3、VHDL规定，一个实体可以有 E 结构体。 A、不确定 B、1个 C、 2个 D、3个 E、多个 4、下面表述不正确的是 A ： A、WHEN ELSE语句必须在进程里 B、IF语句必须在进程里 C、CASE语句必须在进程里 D、函数调用必须在进程里 5、下面哪个是正确的 D ？ SIGNAL d，e，f，g ：STD_LOGIC_VECTOR (1 DOWNTO 0) ； SIGNAL D1，E1，F1，G1 ： STD_LOGIC ； SIGNAL D2，E2，F2，G2，p ：BOOLEAN ； ... A、D1=E1 NAND F1NAND G1 ； B、d1=e1 OR d2； C、d1=e1 AND f1 OR g1 ； D、D2=(E2 XOR F2)AND(G2 XOR p)； 6、VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述____C_______。 A、器件外部特性； B、器件外部特性与内部功能； C、器件的内部功能； D、器件的综合约束。 7、关于顺序语句，正确的是 B ： A、赋值语句、流程控制语句、进程语句、等待语句都是顺序语句 B、流程控制语句、返回语句、空操作语句都是顺序语句 C、赋值语句、子程序调用语句、生成语句都是顺序语句 D、返回语句、条件信号赋值语句、元件例化语句都是顺序语句 8、VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：___C____ A、IEEE库 B、STD库 C、WORK工作库 D、VITAL库 学院 班级 姓名 学号 …………………密……………封……………线……………密……………封……………线………………… 9、在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面____D______赋值语句是错误的。 A、 idata = ; B、idata = b”0000_1111”; C、 idata = X”AB”; D、idata = B”21”; 下列标识符中，____B______是不合法的标识符。 A、State0 B、 9moon C、Not_Ack D、 signall 得 分 三 、下是否有错，如有，请改正。）LIBRARY ieee; USE ieee.std_logic_1164.all; (加）USE IEEE.STD_LOGIC_UNSIGNED.ALL ENTITY adder4 IS PORT(add_sub:in STD_LOGIC; a,b:IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ad