FPGA分频器设计.docVIP

《CPLD/FPGA原理及应用》 实验报告 2012年5月 《CPLD/FPGA原理及应用 实验名称 实验时间 2012年 5月 16日 实验地点 计算机实验室101 实 验 人 姓 名 合 作 者 学 号 20091185015 实验小组 第 2 组 实验性质 □验证性 □设计性 □综合性 □ 应用性 实验成绩： 评阅教师签名： 实验目的： (1)掌握常用的EDA设计工具的使用方法； (2)熟悉软件编程环境，熟练使用QuartusⅡ软件的各项功能； (3)在软件上调用各项已编译好的Verilog语言程序，参考熟悉Verilog语言编程的格式； (4)提高学生使用开发工具进行实际电路或系统设计的能力。 实验内容： （1）用HDL完成10分频，占空比为50% （2）用HDL完成9分频，占空比为50% (3) 分别对上述仿真进行验证，并综合处电路图。 三．用HDL完成10分频，占空比为50% 源代码如下： module odd_division(clk,rst,count,clk_odd); input clk,rst; output clk_odd; output[3:0] count; reg clk_odd; reg[3:0] count; parameter N = 10; always @ (posedge clk) if(! rst) begin count = 1b0; clk_odd = 1b0; end else if ( count N/2-1) begin count = count + 1b1; end else begin count = 1b0; clk_odd = ~clk_odd; end endmodule 激励波形： 仿真后的结果： 仿真成功后得到的电路图： 四．用HDL完成9分频，占空比为50% 源代码为： module count_num(reset,clk,count); parameter num=9; input clk,reset;output wire count; reg[4:0] m,n; reg count1,count2; assign count=count1|count2; always @(posedge clk) begin if(!reset) begin count1=0;m=0;end else begin if(m==num-1) m=0; else m=m+1; if (m(num-1)/2) count1=1; else count1=0; end end always @(negedge clk) begin if(!reset) begin count2=0;n=0;end else begin if(n==num-1) n=0; else n=n+1; if (n(num-1)/2) count2=1; else count2=0; end end endmodule / 仿真成功后的电路图： 实验总结： (1).学习运用HDL语言描述简单的分频电路，9分频和10分频看似一样其实中间有些许区别，9分频为奇分频，9分频时将两个分频叠加；十分频为偶分频，使用一模N计数器模块即可实现，即每当模N计数器上升沿从0开始计数至N-1时，输出时钟进行翻转，同时给计数器一复位信号使之从0开始重新计数，以此循环即可占空比为50％的分频，设计思想如下：基于（1）中占空比为非50％的输出时钟在输入时钟的上升沿触发翻转；若在同一个输入时钟周期内，此计数器的两次输出时钟翻转分别在与（1）中对应的下降沿触发翻转，输出的时钟与（1）中输出的时钟进行即可得到占空比为50％的奇数倍分频时钟。当然其输出端再与偶数倍分频器串接则可以实现偶数倍分频。 CPLD/FPGA原理及应用 实验名称 输入32位时钟可调的计数器 实验时间 2012年 5 月 30日 实验地点 计算机机房101 实 验 人 姓 名 高傲 合 作 者 喻正考 学 号 20091185015 实验小组 第