MCS-51单片机与FPGA连接.docVIP

MCS-51单片机与FPGA 1 单片机 　　单片机是单片微型计算机（Single-Chip Microcomputer）的简称，是一种将中央处理器CPU随机存储器RAM、只读存储器ROM、多种I/O口和中断系统、定时器/计时器等功能（可能还包括显示驱动电路、脉宽调制电路、模拟多路转换器、A/D转换器等电路）采用超大规模集成电路技术集成到一块硅片上构成的微型计算机系统。 [全文] 与FPGA FPGA　　现场可编程逻辑门阵列（FPGA, Field Programmable Gate Array），是一个含有可编辑元件的半导体设备，可供使用者现场程式化的逻辑门阵列元件。FPGA是在PAL、GAL、CPLD等可编辑器件的基础上进一步发展的产物。 [全文] 的接口方式 单片机与FPGA的接口方式一般有两种，即总线总线 　　总线是将信息以一个或多个源部件传送到一个或多个目的部件的一组传输线。通俗的说，就是多个部件间的公共连线，用于在各个部件之间传输信息。人们常常以MHz表示的速度来描述总线频率。 [全文] 方式与独立方式。MCS-51单片机 51单片机　　51单片机是单片机中的一种，单片机（single-chip microcomputer）是一块集成芯片，但不是一块实现某一个逻辑功能的芯片，而是在这块芯片当中，集成了一个计算机系统。如中央处理器（CPU）、存储器（ROM,RAM）、I/O接口、定时器/计数器、中断系统等。中央处理器是单片机的核心单元，他由运算器和控制器组成，他的主要功能是实现算术运算、逻辑运算、和控制。 [全文] 具有很强的外部总线扩展能力，利用片外三总线结构很容易实现单片机与FPGA的总线接口，而且单片机以总线方式与FPGA进行数据与控制信息通信也有许多优点：速度快；节省PLD芯片的I／O口线；相对于非总线方式，单片机编程简捷，控制可靠；在FPGA中通过逻辑切换，单片机易于与SRAM或ROM接口。 　　单片机与FPGA以总线方式通信的逻辑设计，重要的是要详细了解单片机的总线读写时序，根据时序图来设计逻辑结构，其通信的时序必须遵循单片机内固定的总线方式读／写时序。FPGA的逻辑设计也相对比较复杂，在程序设计上必须与接口的单片机程序相结合，严格安排单片机能访问的I／O空间。单片机以总线方式与FPGA进行数据通信与控制时，其通信工作时序是纯硬件行为，速度要比前一种方式快得多，另外若在FPGA内部设置足够的译码输出，单片机就可以仅通过19根I／O线在FPGA与单片机之间进行通信和控制信息交换，这样可以节省FPGA芯片的I／O线。其原理图如图1所示。  　　2 总线接口逻辑设计 　　2．1 接口设计思想 　　单片机与CPLD／FPC,A以总线方式通信的逻辑设计，重要的是要详细了解单片机的总线读写时序，根据时序图来设计逻辑结构。MCS-51系列单片机的时序图如图2所示。  　　ALE为地址锁存使能信号，可利用其下降沿将低8位地址锁存于FPGA中的地址锁存器(LATCH_ADDRES)中；当ALE将低8位地址通过P0锁存的同时，高8位地址已稳定建立于P2口，单片机利用读指令允许信号PSEN的低电平从外部ROM中将指令从P0口读入，由时序图可见，其指令读入的时机是在PSEN的上升沿之前。接下来，由P2口和P0口分别输出高8位和低8位数据地址，并由ALE的下降沿将P0口的低8位地址锁存于地址锁存器。若需从FPGA中读出数据，单片机则通过指令“MOVXA，@DPTR”使RD信号为低电平，由P0口将锁存器中的数据读入累加器A；但若欲将累加器A的数据写进FPGA，则需通过指令“MOVx DPTR，A”和写允许信号WR。这时，DPTR中的高8位和低8位数据作为高、低8位地址分别向P2和P0口输出，然后由WR的低电平并结合译码，将累加器A的数据写入图中相关的锁存器。 　　通过对MCS-51单片机总线读／写时序的分析，设计了图3所示的接口电路。在FPGA中，设计了两个模块：一个是总线接口模块，负责单片机与FPGA的总线接口逻辑；另一个是寄存器单元及外部接口模块，运用总线接口模块来操作此模块。  　　在总线应用时，MCS-51单片机的P0口是作为地址／数据总线分时复用的，因此应在总线接口模块中设计一个三态缓冲器缓冲器 　　缓冲器是种保持加、卸试验力平稳，或减缓试样断裂时冲击的装置。它可以弥补不同数据处理速率速度差距，也可以起到缓冲避震作用，及起到实现数据传送同步的作用等。它涉及的领域非常广泛，有电信设备、数控处理、生化科技、系统安全等。它在不同的领域有着不同的名称，其中常见的有寄存缓冲器、汽车弹簧缓冲器（缓冲胶）、电梯缓冲器等。它分常用缓冲器（常说缓冲器）和三态缓冲器。 [全文] ，实现P0口的三态接口；又因MC