实验8 ip核.docVIP

电子信息学院 实验报告书 课程名：《电子综合设计EDA》 题 目： 实验8 综合数字系统设计3 实验类别 【设计】 班 级： 学 号： 姓 名：  实验目的 通过实验掌握添加IP核的方法； 掌握如何例化DCM模块单元（即Xilinx的数字时钟管理模块IP核）。 实验内容、要求 　　在上一个实验中，我们已经知道7段数码管动态扫描显示实质是8个数码管分别由8个选通信号CS1~CS8轮流选通，并在每一个选通时间内在数据口加上当前位显示的段码。虽然每次只有一个数码管显示，但是只要扫描速率够快，由于人视觉的余晖效应，看起来所有的数码管都在同时显示。一般来说，扫描频率选在50Hz比较合适。假设电路模块的时钟信号来源于外部晶振，该晶振能产生5kHz的方波信号，请安下面要求编写程序。 要求： （1）使用Verilog设计一段程序来控制八个数码管显示数数码管的扫描频率为10MHZ（提示：可以调用DCM将输入晶振信号转成时钟信号，并且实现降频） （2）编写verilog测试程序，验证编写的数码管显示工作的正确性。 实验步骤和程序 源程序： module sy8DCM30(clk,rst,cs,led_control,CLKDV_OUT); input clk,rst; inout CLKDV_OUT; output [6:0] led_control; output [7:0] cs; reg [7:0] c,cs; reg [6:0] led,led_control; parameter st0=9b100000000, st1=9b010000000, st2=9b001000000, st3=9b000100000, st4=9b000010000, st5=9b000001000, st6=9b000000100, st7=9b000000010, st8=9b000000001; reg[8:0] state; always @(posedge CLKDV_OUT or negedge rst) begin if(!rst) begin state=st0; end else case(state) st0: begin state=st1;end// 1 st1: begin state=st2;end// 1 st2: begin state=st3; end// 2 st3: begin state=st4; end// 3 st4: begin state=st5; end// 4 st5: begin state=st6; end// 5 st6: begin state=st7;end// 6 st7: begin state=st8;end// 7 st8: begin state=st1;end// 8 default:begin state=st0;end//数码管全灭 endcase end always @(state) case(state) st0: begin c=8led=7b0000000; end// 1 st1: begin c=8 led=7b0000110; end// 1 st2: begin c=8 led=7b1011011; end// 2 st3: begin c=8 led=7b1001111; end// 3 st4: begin c=8 led=7b1100110; end// 4 st5: begin c=8 led=7b1101101; end// 5 st6: begin c=8 led=7b1111101; end// 6 st7: begin c=8 led=7b0100111; end// 7 st8: begin c=8 led=7b1111111; end// 8 default:begin c=8led=7b0000000;end//数码管全灭 endcase always@(posedge CLKDV_OUT or ne