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VCS MX 全面的RTL验证解决方案 概述VCS MX是工业级的最全面的RTL验证工具，并且用一个工具就可以完成验证工作。VCS MX提供先进的缺陷发现技术，内置的调试器和可视化环境，并且支持所有流行的设计和验证语言，包括Verilog，VHDL，SystemVerilog 以及SystemC。VCS MX先进的缺陷发现技术包括全特性的Testbench（自动测试平台生成技术），全面的断言以及全面的代码和功能覆盖率，这些技术可以更快地更容易地发现缺陷。VCS MX单一的编译器架构无缝地集成这些技术，VCS MX的验证性能最快能达到其他使用多编译器工具的五倍。VCS MX强有力的调试和可视化环境能帮助尽快的发现和修改错误。关键特色☆　全特性的Testbench支持SystemVerilog和OpenVera测试平台，能够快速的建立有效的验证环境，这些环境使用面向对象技术，约束的随机激励和功能覆盖技术，能提供比单一Testbench工具快达五倍的校验行为。☆　内置的Synopsys VMM方法和验证库能快速建立鲁棒的、可重用的验证环境，这些环境还利用了工业级的覆盖驱动、约束的随机激励和断言验证技术。☆　行业领先的工具性能加快验证的速度保证缩短产品上市的时间。☆　与Sysnopsys的Discovery AMS解决方案相集成提供了更快地更精确的混合信号仿真。☆　缺省的支持DesignWare 的校验IP核加快验证更宽范围的标准接口协议。☆　VCS MX支持本征断言（native assertion）描述、自动测试平台生成技术（Testbench）、以及代码和断言覆盖引擎，确保智能化验证的实现；在单一工具中，支持可验证性设计（DFV），及覆盖率驱动和约束的随机激励生成；☆　VCS MX“本征代码生成”技术，它能创造高效率的机器可执行代码，这项技术还支持所有的本征缺陷寻找技术，这些缺陷寻找技术包括自动测试生成，断言和覆盖。使用本征代码编译技术能够提供比其它工具高达5倍的校验性能。☆　VCS MX内置验证库，全面支持Systemverilog断言（SVA），断言IP库包括验证检查函数用于常见的接口协议验证；☆　VCS MX内置全面的覆盖度量报告，提供功能、断言和代码覆盖率数据，通过这些数据可以了解到验证达到什么样的程度。全面的代码覆盖率度量包括：行，FSM（有限自动机），条件，toggle（双态）和路径。还提供断言覆盖来确保仿真过程中断言被充分地执行。功能覆盖支持覆盖组和场景；☆　VCS MX全面支持编译运行Verilog、VHDL、SystemVerilog和SystemC这些设计和验证语言；☆　VCS MX提供命令行和可视化环境提供了方便快捷调试运行设计和验证，支持C/C++可编程接口，与VCS MX并发运行，扩展VCS MX调试功能；☆　VCS MX提供数字、模拟混合信号仿真的接口；☆　VCS MX支持导入校验IP核加快验证更宽范围的标准接口协议。自动测试平台生成和SystemVerilog支持VCS MX的本征的自动测试平台生成技术（Native TestBench）全面支持全特性SystemVerilog的编译，并且提供OpenVera自动测试平台，该平台提供面向对象的约束的随机激励和功能覆盖技术。多个解决引擎并发分析所有用户定义的约束目的是能快速的生成高质量的随机激励用来验证设计关注的功能行为。这些引擎能最小化约束冲突最大化校验的效率。2005.06版的VCS MX支持的SystemVerilog校验特色包括：☆　断言☆　自动静态任务和函数☆　时钟块☆　动态联合数组☆　功能覆盖☆　面向对象编程☆　程序块☆　线程和同步☆　随极约束☆　队列☆　虚拟接口☆　DPI和VPI验证方法V C S M X强有力的自动测试平台引擎提供已经被证明的V M M 验证方法学。V M M是一种分层的测试平台架构，在“SystemVerilog验证方法手册”中定义，它能使有经验的或没经验的验证工程师都能快速地建立和配置先进的可重用的有效率的验证环境。VCS MX中的这种方法被验证专家开发和使用，能帮助用户利用最佳的实践经验得到最有效的验证结果。VCS MX提供了一个详细的参考手册，一个预先写好的建立块（采用SystemVerilog和OpenVera）以及一些例子。VCS MX校验库还提供了对VMM方法的扩展支持，包括对象接口和场景生成器。全面的断言技术????????? VCS MX的本征断言技术对于DFV开发方法是一种有效的验证技术。VCS MX内置的SystemVerilog和OpenVera断言允许工程师更容易配置DFV，并且能更多更快地发现一些缺陷。在一个团队中