数字逻辑与数字电子(王立欣)第二章4-4.pdf

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2017-08-28 发布于浙江
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数字逻辑与数字电子(王立欣)第二章4-4

4.4 持阻塞D触发器 4.4.1 持阻塞D触发器的电路结构 4.3.2 持阻塞D触发器的工作原理 4.4.1 维持阻塞D触发器的电路结构维持阻塞D触发器的电路如图4.12所示。持组塞D触发器是在基本RS触 Q Q Q Q 发器的基础之上增加了四个逻辑门而构成的。 A B A B C 门的输出是基本RS触发器的置 1 0 1 0 0”通道，D 门的输出是基本RS触发器 1 1 的置 1”通道。C 门和D 门可以在控制 4 2 4 C D 2 时钟控制下，决定数据[D ]是否能传输 C D 0 0 1 到基本RS触发器的输入端。E 门将数 1 CP 1 CP 据[D ] 以反变量形式送到C 门的输入端 1 3 3 ，再经过F 门将数据[D ] 以原变量形式 E F E F 送到D 门的输入端。使数据[D ]等待时 0 1 1 0 1 1 钟到来后，通过C 门D 门，以实现置 D [ ] D [ ] 0”或置 1”。图4. 12 持阻塞D触发器图4.12 维持阻塞D触发器 4.4.2 维持阻塞D触发器的工作原理 D触发器具置 0”和置 1”的功能。设Q=0、[D]=1 ，当CP来到前，触发器关点的逻辑电平如图4.13所示。当CP来到后，触发器将置 1”，触发器各点的逻辑电平如图所示。 1 1 在执行置 1”操作时，C 门输出为高 Q 0 0 Q 电平；D 门输出为低电平，此时应保证置 1”和禁止置 0”。为此，将D=0通过 A B 1 ①线加到C 门的输入端，保证C=1 ，从 1 0 而禁止置 0”。 1 同时D=0通过②线加到F 门的输入端 C D 1 ，保证F=1 ，与CP=1共同保证D=0 ，从 0 0 1 CP 而持置 1”。 E F 2 1 0