第2篇 TMS320C54x数字信号处理器硬件结构.pdf

第2章 TMS320C54x数字信号处理器硬件结构  2.1 TMS320C54x的特点和硬件组成框图  2.2 TMS320C54x的总线结构  2.3 TMS320C54x的存储器分配  2.4 中央处理单元（CPU）  2.5 TMS320C54x片内外设简介  2.6 硬件复位操作  2.7 TMS320VC5402引脚及说明 2.1 TMS320C54x的特点和硬件组成框图  TMS320C54x 的主要特性如下所示：  围绕8条总线构成的增强型哈佛结构  高度并行和带有专用硬件逻辑的CPU设计  高度专业化的指令系统  模块化结构设计  先进的IC工艺  能降低功耗和提高抗核辐射能力的新的静电设计方法 返回首页 CPU  先进的多总线结构(1条程序总线、3条数据总线和4条地址 总线)  40位算术逻辑运算单元(ALU)，包括1个40位桶形移位寄存 器和2个独立的40位累加器  17位*17位并行乘法器，与40位专用加法器相连用于非流 水线式单周期乘法/累加(MAC)运算  比较、选择、存储单元(CSSU)，用于加法/比较选择  指数编码器，可以在单个周期内计算40位累加器中数值的 指数  双地址生成器，包括8个辅助寄存器和2个辅助寄存器算术 运算单元(ARAU) 存储器  192K字可寻址存储空间(64K字程序存储器、64K 字数据存储器以及64K字I/O空间 ‘C548和’C549 中存储空间可扩展至8M字)  片内ROM，可配置为程序/数据存储器  双寻址在片RAM(DARAM)  单寻址在片RAM(SARAM)(C548和C549) 指令系统  单指令重复和块指令重复操作。  块存储器传送指令。  32位长操作数指令。  同时读入两个或3个操作数的指令。  并行存储和并行加载的算术指令。  条件存储指令。  从中断快速返回指令。 在片外围电路1 （如图2-1所示）  软件可编程等待状态发生器  可编程分区转换逻辑电路  带有内部振荡器或用外部时钟源的在片锁相环 (PLL)时钟发生器  时分多路(TDM)串行口(仅C542、C543、C548 和C549)  缓冲串行口(BSP)(仅C542、C543、LC545、 LC546、C548和C549)  全双工串行口，支持8位或16位传送(仅C541、 LC545和LC546) 在片外围电路2 （如图2-1所示）  16位可编程定时器  8位并行主机接口(HPI)(C542、LC545、C548和 C549)  外部总线关断控制，以断开外部的数据总线、地 址总线和控制信号  数据总线具有总线保持器特性 电源  可用IDLEl、IDLE2和IDLE3指令控制功耗，以工 作在省电方式。  可以控制关断CLKOUT输出信号。 在片仿真接口  具有符合IEEEll49.1 标准的在片仿真接口 （JTAG ）。 速度  单周期定点指令的执行时间为  25 /20 /15 /12.5/10-ns  (40 /50 /66 /80 /100 MIPS)。 图2-1 TMS320C54x DSP 的内部硬件组成框图1 图2-1 TMS320C54x DSP 的内部硬件组成框图2 2.9 常用封装 Package 四边扁平封装(TQFP) 球格阵列（BGA ）封装 SOIC LQFP 28PLCC 返回本节 2.2 TMS320C54x的总线结构 TMS320C54x DSP采用先进的哈佛结构并具 有八组总线 其独立的程序总线和数据总线允许同时读取指 令和操作数，实现高度的并行操作。 返回首页 C54xDS