ActelIO电平5V兼容设计.docVIP

5V输入容限 当使用LVTTL 3.3V、LVCMOS 3.3V、LVCMOS 2.5V和LVCMOS 2.5V配置时，I/O可以支持5V的输入容限（详见 REF _Ref202859238 \h 表 2.36）。推荐4种方法（有关板和宏设置的详情见 REF _Ref202859256 \h 图 2.47到 REF _Ref202859273 \h 图 2.50）来获得5V的接收器容限。所有的解决方法都满足一个共同的要求：将I/O输入的电压限制到小于或等于3.6V。实际上，I/O绝对最大电压的额定值是3.6V，任何大于3.6V的电压可能造成长时间的栅氧化层（gate oxide）故障。 方法1 板级设计要求确保端口上反映出来的波形不能超出 REF _Ref203012561 \h 表 3.3给出的限制。这是一个实现长期可靠性的需求。 这个机制也可以用在一个3.3V PCI/PCI-X的配置中，但是内部二极管不应当用来箝位，必须通过2个外部电阻对电压进行限制，具体见下面的说明。利用二极管的箝位可以创建一个过大的端口DC电压：3.3V＋0.7V＝4V。 这里给出了一些可能的电阻值的例子（由一个没有线路影响的简化模拟模型得到，发送器输出电阻为10?，其中Rtx_out_high＝(VCCI－VOH)/ IOH，Rtx_out_low＝VOL/IOL）。 例1（高速、高电流）： Rtx_out_high＝Rtx_out_low＝10? R1＝36?(+/-5﹪),P(r1)min＝0.069? R2＝82?(+/-5﹪),P(r2)min＝0.158? Imax_tx＝5.5V/(82*0.95+36*0.95+10)=45.04mA 当C_pad_load＝10pF时tRISE=tFALL=0.85ns（包括高达25﹪的安全区） 当C_pad_load＝50pF时tRISE=tFALL=4ns（包括高达25﹪的安全区） 例2（中-低速、中等大小的电流）： Rtx_out_high＝Rtx_out_low＝10? R1＝220?(+/-5﹪),P(r1)min＝0.018? R2＝390?(+/-5﹪),P(r2)min＝0.032? Imax_tx＝5.5V/(220*0.95+390*0.95+10)=9.17mA 当C_pad_load＝10pF时tRISE=tFALL=4ns（包括高达25﹪的安全区） 当C_pad_load＝50pF时tRISE=tFALL=20ns（包括高达25﹪的安全区） 只要当发送器发送一个逻辑‘1’时电阻的大小能够合适地将接收端的电压限制到2.5VVin(rx)3.6V*的范围，电阻也可以是其它的值。必须确保Vin_dc(rx)的这个范围能适用于发送器电源（5V+/-0.5V）、发送器输出阻抗和电路板电阻容限值的任何组合。根据 REF _Ref203012561 \h 表 3.3可知，暂时的过冲是允许的。 5. 5 . 5 V 3 . 3 V L V C M O S 3 . 3 V I / O 输入 R e x t 1 R e x t 2 需要 2 个板电阻 ， 片上 片外 ProASIC3 I/O 图 STYLEREF 1 \s 2. SEQ 图 \* ARABIC \s 1 47 方法1 方法2 板级设计要求确保端口上反映出来的波形不能超出 REF _Ref203012561 \h 表 3.3给出的限制。这是一个实现长期可靠性的需求。 这个机制也可以用在一个3.3V PCI/PCIX的配置中，但是内部二极管不应当用来箝位，必须通过外部电阻和齐纳二极管对电压进行限制，如 REF _Ref202859199 \h 图 2.48所示。利用二极管的箝位可以创建一个过大的端口DC电压：3.3V＋0.7V＝4V。 5. 5 . 5 V 3 . 3 V LVCMOS 3 . 3 V I / O ProASIC3 I/O 输入 Rext 1 Zener 3 . 3 V 片上 片外 需要 1 个板电阻 ， 1 个 3 . 3 V 齐纳二极管 ， 图 STYLEREF 1 \s 2. SEQ 图 \* ARABIC \s 1 48 方法2 方法3 板级设计要求确保端口上反映出来的波形不能超出 REF _Ref203012561 \h 表 3.3给出的限制。这是一个实现长期可靠性的需求。 这个机制也可以用在一个3.3V PCI/PCIX的配置中，但是内部二极管不应当用来箝位，必须通过总线开关对电压进行限制，如 REF _Ref202859135 \h 图 2.49所示。利用二极管的箝位可以创建一个过大的端口DC电压：3.3V＋0.7V＝4V。 LV L V T T L / L V C M O S 3 .