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微机原理 4章 总线周期与时序
第4章 处理器总线时序和系统总线;4.1 概述; 有些指令周期可划分为一个个总线周期。
总线周期—每当CPU与存储器或I/O端口交
换一个字节(或字、双字)数据所需的时间称
之为一个总线周期。
每个基本总线周期通常包含4个T状态,一个T状态就是一个时钟周期,是CPU处理动作的最小单位。 ;时钟频率 一个T状态时间
5M 200ns(0.2μs)
50M 20ns(0.02μs)
100M 10ns(0.01μs)
200M 5ns(0.005μs)
基本的总线周期有:
⒈存储器的读周期或写周期
⒉I/O端口的读周期或写周期
⒊中断响应周期
;4.1.2 学习时序的目的;下面举例了解一条指令的执行过程和所需时间
例:ADD MASK[BX+DI],AX
执行本指令需要几个总线周期?需要
多少时钟周期?
ADD 寄存器到内存,访问内存次数:2
所需的时钟周期数为:16(24)+EA
EA为12个时钟周期.
对8088而言,执行本指令需要36个时钟周期.
2.实时控制的要求,当用微机实时监测、
控制时,必须估算执行有关程序所需的时
间,以便与测控过程相配合。
;3.了解时序配合,有利于选用芯片和使用芯片。例如选用存储芯片时,要注意和CPU的时序配合;又例在使用液晶芯片时,需编程产生图形,就需读懂液晶芯片的有关时序。如某液晶模块的列驱动器HD61202 的读出时序如下:
;4.2 处理器总线;VCC;2;对应最小组态:
M/ IO本信号为高,表示CPU与内存进行数据交换
为低,表示CPU与I/O进行数据交换
DMA传送时,M/IO置为高阻
WR 低有效,表示处在存储器写或I/O写
INTA 中断响应信号,低电平有效
ALE 地址锁存允许信号,高电平有效,有效时将
地址信号锁存到地址锁存嚣中
; HOLD为总线保持请求信号
HLDA为总线保持响应信号
DT/R为数据发送/接收信号,为增加数据总线的驱动能力,采用数据总线收发器(8286/8287)
DEN为数据允许信号,作为8286/8287的输出允许信号
;对应最大组态:
? S2 S1 S0 总线周期状态信号
其编码如下
S2 S1 S0 性能
0 0 0 中断响应
0 0 1 读I/O
0 1 0 写I/O
0 1 1 暂停
1 0 0 取指令
1 0 1 读内存
1 1 0 写内存
1 1 1 无效状???;? RQ/GT0 总线请求输入/总线请求允许输出
? RQ/GT1 总线请求/总线请求允许
每一脚为双向,其中RQ/GT0的优先权高于RQ/GT1
? LOCK总线封锁信号,当其有效时,别的总线主
设备不能占用总线
? QS1,QS0指令队列状态信号,意义如下:
QS1 QS0
0 0 无操作
0 1 从指令队列中第一字节中取走代码
1 0 队列空
1 1 除第一个字节外,还取走了后续字节中
的代码.;其它引脚:
AD15~ AD0 地址/数据复用线
A19/S6,A18/S5,A17/S4,A16/S3地址/状态复用线
S6 始终为低,表示CPU当前与总线相连
S5 是中断允许标志状态位,为1允许中断
S4和S3指定那一个段寄存器正在被使用.
S4 S3 含义
0 0 当前正在使用ES
0 1 当前正在使用SS
1 0 当前正在使用CS或未用
1 1 当前正在使用DS;? NMI 非屏蔽中断请求信号,边缘触发
信号,不能由软件加以屏蔽。
INTR 可屏蔽中断请求信号,高电平有效,为电平触发信号。
BHE/S7 高8位数据总线允许/状态复用信号
为0则AD15~AD8有效
为1则AD7~AD0有效
? RESET 复位信号,当其有效CPU结束当前操作,对DS,SS,ES,IP及标志寄存器清零,将CS置为FFFFH。于是CPU从FFFF0H开始执行程序,FFFF0H处放有一条JMP指令,转到系统程序入口处,进行初始化,引导到监控程序。;
;
4.2.3 PC/XT总线
总线上的信号除上面介绍过的外, 还有:
IOR I/O读命令
IOW
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