二进制加法器.docxVIP

实验报告课程名称：数字电子技术实验指导老师：_____________成绩：__________________实验名称：二进制加法器设计实验类型：______同组学生姓名：__________一、实验目的和要求（必填）二、实验内容和原理（必填）三、主要仪器设备（必填）四、操作方法和实验步骤五、实验数据记录和处理六、实验结果与分析（必填）七、讨论、心得一．实验目的熟悉Quartus II软件的使用；掌握逻辑功能的VHDL语言描述和原理图描述的方法；进一步掌握四位串行二进制加法器的设计方法；掌握用仿真波形验证电路功能的方法。二. 实验内容和原理实验内容：用原理图方式描述4位全加器的功能；用VHDL语言描述1位二进制全加器的功能；通过波形仿真验证4位全加器的功能。实验原理：4位串行进位二进制全加器4位串行进位二进制全加器以1位全加器的设计为基础，将四个1位二进制全加器串接即可构成四位二进制全加器；顶层采用原理图描述，底层采用VHDL语言描述，充分发挥原理图描述的直观性和HDL语言的灵活性。 1位二进制全加器三.主要仪器设备：Quartus II四、实验内容及步骤1.创建4位串行进位二进制全加器原理图创建1位二进制全加器的模块框图；添加输入、输出端口；连接符号模块。创建1位二进制全加器的VHDL源文件LIBRARY ieee;--库调用说明USE ieee.std_logic_1164.all;--程序包调用说明ENTITY adder IS--实体开始PORT(a : IN STD_LOGIC;--端口说明b : IN STD_LOGIC;ci : IN STD_LOGIC;co : OUT STD_LOGIC;s : OUT STD_LOGIC);END adder;--实体结束ARCHITECTURE adder_architecture OF adder IS--结构体开始BEGINs=a xor b xor ci;--功能描述co=(a and b) or (b and ci) or (ci and a);END adder_architecture;--结构体结束 4位二进制全加器仿真测试1新建一个仿真波形文件；2添加需要仿真的输入、输出信号；3给输入信号设置仿真激励；4点击工具栏中的图标启动波形仿真过程；5观察仿真结果。五．实验数据记录和处理：1.描述4位全加器的功能的原理图：2.用其他的表达方式编制的1位二进制全加器的VHDL语言程序：3．4位二进制全加器仿真波形：五．思考题：仿真波形中输入、输出信号如何组合成“组”？信号的高位、低位如何确定？答：将各个全加器的输入信号 A1、A2、A3、A4 和 B1、B2、B3、B4 分别组合成一组，组成 A4A3A2A1、 B4B3B2B1 两组输入信号 ；信号由上至下为高位到低位。1位二进制全加器功能的VHDL语言描述还有其他的表达方式吗？答：有，比如逻辑方程、高级语言、真值表、状态图描述等。能否只采用VHDL语言描述实现4位串行进位二进制加法器？答：能，VHDL语言如下：s1=a1 xor b1 xor c0 ；c1=(a1 and b1) or (b1 and c0) or (c0 and a1)；s2=a2xor b2 xor c1 ；c2=(a2 and b2) or (b2 and c1) or (c1 and a2)；s3=a3xor b3 xor c2 ；c3=(a3 and b3) or (b3 and c2) or (c2 and a3)；s4=a4xor b4 xor c3 ；c4=(a4 and b4) or (b4 and c3) or (c3 and a4)；能否只采用原理图描述实现四位串行进位二进制加法器？答：不能，最后需要加上逻辑器件的逻辑函数。