(。。。。PT流程)静态时序分析在数字ASIC设计中的应用.pdfVIP

维普资讯 第 l9卷 第8期 重 庆 工 学 院 学 报 2005年8月 Vol_19 No．8 JournalofChongqingInstituteofTechnology Aug．2005 【计算机与自动化】 静态时序分析在数字 ASIC设计中的应用 陈 敏 ，殷瑞祥，郭 珞，曾爱华 (华南理工大学 电子与信息学院，广州 510640) 摘要：主要介绍了静态时序分析在数字ASIC设计中的应用，描述了静态时序分析的基本原理和流 程，并以Ic总线设计为例，分析了对数字ASIC作静态时序分析中可能出现的问题，提出了消除虚 假路径的实际方法．通过对全芯片进行静态时序分析 ，可以确认设计的准确性和可靠性，从而为设 ·计流程中每一部分的工作取得 sign—o 提供可靠保证． 关 键 词：专用集成电路 (ASIC)；静态时序分析(STA)；IC；时序约束；虚假路径 中图分类号：TN402 文献标识码 ：A 文章编号：1671—0924(2005)08—0051—05 TheApplicationofStaticTimingAnalysis(STA)inDigitalASICDesign CHEN Min，YIN Rui—xiang，GUO Rong，ZENG Ai—hua (SchoolofElectronicandInformationEngineering，SouthChinaUniversityofTechnology，GuangzhOH510640，China) Abstract：Thispaperintroducestheapplicationofstatictiminganalysis(STA)indigiatlASICdesign， describeshtebasicprinciplesandflowsofSTA，analyzeshtepossibleproblemsintheSTA analysisfor digitalASICwiht thedesing ofI2Cbusasanexample，andputsofrwardhtepracticalmehtodstoelimi- 摹 ￥ ￥ ￥ ￥公 ￥ natethefalsepaht．ThroughtheSTA ofrhtefullchip，hteveracityandreliabiliyt ofhtedesing Cna be validated，andhtesing —offhasbeenobatinedofreachpartoftheworkinhtedesing flow． Keywords：：ApplicationSpecificIntegratedCircuit(ASIC)；SatticTimingAnalysis(STA)；12C； timingconstraint；falsepaht 0 引 言 大规模芯片的功能时序验证的要求，因为从运行 时间上来说几乎是行不通的，而且对于产生输入 在半导体工业 中，静态时序分析 已经变成了 激励所要付出的代价也是巨大的．为了克服这些 实现验证的一种主要手段 ．ASIC设计 已经进入 能力的限制，用静态分析对大规模芯片进行有效 了深亚米时代 ，随着其设计规模、复杂度和可靠性 的功能时序分析．静态分析可分为形式验证和静 的快速增长，对于设计的每一个环节都提出了更 态时序分析 (STA)．形式验证通过 比较设计从 高的要求．而验证手段也要求具有更好 的性能和 RTL级到RTL级、