SoC测试数据压缩方法的的分析研究.pdfVIP

SoC测试数据压缩方法的研究 摘要 SoC芯片的出现是集成电路领域的一场革命，极大的推动了电子产业的发 展。在工业、通信、医疗、军事、航天等诸多领域，一个微不足道的芯片故障， 带来的损失也可能是无法估量的，因而，测试问题受到越来越多研究学者的关 注。 随着芯片的集成度和复杂性迅速提高，测试所需要的测试数据也随之增加， 而传统自动测试设备的存储量、工作频率以及带宽却非常有限，这使得SoC测 试面临着测试时间过长、测试成本急剧增加等诸多方面问题。虽然这些问题可 以通过更换高端的测试设备来解决，但这将导致测试成本的增加。测试数据压 缩可以很好的解决以上的问题，本文正是对SoC测试数据压缩方法进行了研究。 本文介绍了SoC测试的相关理论，综述了SoC自测试与数据压缩技术。首 先阐明了SoC自测试的两个主流方法：内建自测试和外建自测试，然后详细描 述了基于编码的数据压缩方法，说明了经典编码方法，编码原理和特点。 为了提高测试数据的压缩率，本文提出了一种新的测试数据压缩和解压缩 的方案：位差游程编码。该方案考虑了相邻游程间的位差关系，有效的解决了 传统编码存在孤立性的问题。除了像传统的变长．变长的编码方案使用较短的代 码字来表示长游程外，还利用了代码字之间的相关性，即用游程差来减少编码 长度。对于相邻的游程来说可分三种情况编码：若后一游程长度小于前一游程 长度，则后一游程长度采用原游程码进行编码：若后一游程长度等于前一游程 长度，那么用一个两位二进制数来代替后一游程长度，即用码字01来表示；若 后一游程长度大于前一游程长度，那么整个后一游程长度用位差编码表示。采 用ISCAS89标准电路中几个规模较大的时序电路进行实验，结果表明本方案 可以获得较好的压缩率。为了进一步验证木方案的性能，将本方案与传统游程 编码方案相比，平均值压缩率也有了明显的改善，比Golomb码提高了7．72％， 比FDR码提高2．21％。另外，本方案的电路简单，硬件开销小，所以有很好的 可行性和应用前景。 关键词：系统芯片；BIsT；BOsT；编码压缩：游程；位差 The on ResearchData inSoCTest CompressionTechniques ABSTRACT The ofthe areVolutiontothe emergenceSystem-on-a·Chip(SoC)brings ofthe Circuits，it the oftheelectronic design Integrated promotsdeVelopment In suchas medical industry．manyfields， industry，communication，treatment， andso trivialSoCfault causesserious more on，a 10sses，so m订itary，space might andmoreresearcherstofbcusonSoCtest． begin Withthe oftheSoC andtheincreasein rapiddeVelopment technologies， and of amountofdata inthetestof chips，the integrationcomplexity