带缓冲器的3D-IC时钟布线BufferedClockTreeRoutingfor3D-IC.PDF

带缓冲器的3D-IC 时钟布线 封成冬，王琴，谢憬，毛志刚 上海交通大学 微电子学院， 上海市闵行区 200240 E-mail: qinqinwang@ 摘 要：为了在基于TSV 的3D-IC 中实现成本效率高的时钟树布线，我们介绍了一个3D 时钟树综合的算法。对于一个给定 抽象时钟树的拓扑结构，我们介绍了一个3D 时钟树嵌入算法来最小化TSV 个数，如果没有给定抽象树拓扑结构，我们也介 绍了一个NN-3D 算法来生成抽象树。最后我们插入缓冲器来进一步降低时钟树的延时以及最大负载电容。这几个步骤连接起 来就形成一个完整的时钟树综合算法。通过Matlab 建模验证，这个算法在布线总长度、延时、功耗以及TSV 个数等各方面综 合考量下获得了很好的效果，从而进一步降低了3D-IC 的成本以及其面临的功耗散热问题。 关键词：3D-IC ，时钟树综合，TSV 中图分类号：TN4 Buffered Clock Tree Routing for 3D-IC Feng Cheng-dong, Wang Qin, Xie Jing, Mao Zhi-gang School of Microelectronics, Shanghai Jiaotong University, Shanghai 200240, China Abstract: To get a cost-effective implementation of clock trees in 3D-IC designs based on TSV (Through-Silicon Via), a 3D clock tree synthesis algorithm is proposed. For a topology given abstract tree, we introduce a 3D clock tree embedding algorithm to minimize the number of TSVs. If abstract tree is not given, we introduce a nearest- neighbor-3D algorithm to generate an abstract clock tree. Finally, buffers are inserted to reduce delay and maximum load capacitance. These steps make the clock tree synthesis algorithm. Through experiment, we confirm that the clock tree synthesis with this algorithm is very effective in terms of total wirelength, delay, power consumption and the number of TSVs. Thus, it relieves the thermal and cost issues of 3D-IC. Key words: 3D-IC, clock tree synthesis, TSV 1. 引言 抽象树拓扑结构生成 3D-IC 堆叠技术在减小传输延迟、线长以及面 积方面表现出了巨大的潜力，这可以改善芯片的整 体表现和成本。基于硅通孔(TSV ）的3D-IC 设计被 层嵌入 认为是未来一代IC 产品的关键技术。另一方面，3D- IC 由于其高密度以及低导热等原因，散热一直是一 布线并插入缓冲器 个需要面对的问题。我们这篇文章主要针对时钟树 综合(CTS)方法，目的是使得 TSV 个数、线长以及 延迟的总体性能最优。