数字时序分析.PDF

中国PCB 技术网翻译整理 阿鸣 第八章 数字时序分析 通过前面几章节的介绍，我们已经掌握了对信号的传播过程进行建模和分析的所有要 点，并能初步预计由于非理想的高速现象而造成信号完整性变化及对时序影响的情况。但是， 仅仅了解这些还不足以去设计一个数字系统，下一步要做的就是去协调整个系统，使各部分 单独的器件之间能够互相“对话”，其中包括对时钟或选通(Strobe)信号的时序调整，使得 数据信号在正确的时间内被锁存，从而满足接收器件所必需的建立和保持时间。 在这一章节里，我们描述了在共同时钟和源同步总线结构的系统中所必须满足的最基本 的时序方程。了解这个时序方程式之后，设计者才可以知道哪些时序器件会影响系统的性能， 继而制定设计目标，确定最大的总线速度，以及计算时序裕量等等。 8.1. 共同时钟时序 在共同时钟系统设计中，驱动端和接受端共用一个时钟信号。图 8.1 描述了一个共同时 钟前端总线结构，类似于 PC 系统设计（前端总线就是连接处理器和芯片组的介质）。这个 例子描述了处理器如何发送一位数据到芯片组，以及器件的I/O 如何进行内部锁存操作的过 程。一个完整的数据传输需要经过两个时钟脉冲，第一个脉冲将数据锁存至驱动触发器，而 第二个脉冲将数据锁存至接收触发器。大致过程如下： 图 8.1: 共同时钟总线的结构简图 中国PCB 技术网翻译整理 阿鸣 1．处理器的内核电路在驱动触发器的输入端提供必要的数据 (D ). p 2 ．系统时钟边沿 1 (clk in) 由时钟驱动器发送，沿着传输线传输到处理器，触发数据从 D 到输出端 Q 。 p p 3 ．信号Q 传输到接受端 D ,在时钟沿 2 的触发下被芯片组电路读取。 p c 从以上数据读取操作次序的分析，我们可以得出一些最基本的结论 电路内部延迟和 传输线的延迟必须要小于一个时钟周期。因为每个信号的传输都要经历两个时钟沿触发：第 一个触发沿将数据从处理器内部发送到输出缓冲器(Q ) ，然后第二个时钟边沿将芯片组接受 p 端的数据锁存到内部电路。基于这点考虑，共同时钟总线能工作的最大频率存在一个理论上 的极限，也就是说必须保持电路和 PCB 走线总的延迟小于系统的时钟周期。在设计一个共 同时钟系统的时候，所有这些延迟，还有接受器件的建立和保持时间要参数都条件需要满足。 所谓建立和保持时间，就是为保证数据能正确存取，数据信号必须在时钟沿到达前后持续保 持在接收输入端的最短时间要求。 8.1.1. 共同时钟时序方程 我们可以得出共同时钟总线的时序方程，图 8.2 中的箭头表征系统的各部分延迟，这些 参数代表的物理含义均已经在图 8.1 中标注。实心的线代表的是计算建立时间的“时序环”， 虚线代表的是计算保持时间的“时序环”。下面来介绍一下如何利用时序环来构造系统必须 满足的时序方程式。 图 8.2: 共同时钟总线的时序图表 系统各部分的延迟可以分为三组：Tco 、飞行时间（Flight time ）和时钟抖动(Jitter) 。 中国PCB 技术网翻译整理 阿鸣 Tco(time from clock to output)是指时钟触发开始到有效数据输出的那部分延时；飞行时间， 简写为 Tflt ，是指传输线带来的信号延迟；时钟抖动，通常是指时钟的周期之间 （cycle-to-cycle ）的时序误差，还可能指某段时间内的时序变化(Period jitter)，这些都会造 成时钟触发边沿的偏移。在这里，我们所指的 Jitter 是包