数字电路域逻辑设计8-1.ppt

GAL：在PAL基础上,集成度更高,具有时序逻辑功能的可编程逻辑器件. * * 第8章 可编程逻辑控件 前面提到的74系列的各种数字集成器件如译码器,编码器等,具有的功能是不变的___通用型逻辑器件。 在设计一个复杂的数字电路时，有以下二种方法： 1.使用通用型逻辑器件，将电路分成若干模块，按自底向上的方法进行设计。设计的数字电路体积与功耗均较大，可靠性也低，且容易被复制。 2.使用可编程逻辑器件（PLD）由用户根据需要对器件编程来设计。 传统的方法是采用固定功能的通用器件(如与非门,译码器等),通过设计电路来实现相应的逻辑。 可编程逻辑器件，是一种成批生产的单片数字集成电路,其内部结构已定，逻辑功能是通过用户对器件编程来设定的。可编程逻辑器件的出现,改变了传统的数字系统设计方法. 可编程逻辑器件的发展经历了由PLD---SPLD---CPLD（FPGA）的过程。 可编程逻辑器件与通用型逻辑器件的区别 可编程逻辑器件的分类 1.按集成度(PLD)分类 电路符号表示 PLD的互补缓冲器 PLD的互补输入 PLD中与阵列表示 PLD中或阵列的表示 阵列线连接表示 1.PROM的逻辑阵列结构 任意逻辑函数可由“与”,“或”逻辑表达.如F=AB+AC PROM表达的PLD图阵列 用PROM完成半加器逻辑阵列 2.PLA的逻辑阵列结构 PLA特点:与阵列与或阵列均可编程. PLA与 PROM逻辑阵列的比较 PROM PLA 3.PAL的逻辑阵列结构 PAL结构特点:与阵列可编程,或阵列固定. PAL的常用表示： 有固定的2个最小项, 但内容未定 4.GAL逻辑阵列结构 逻辑宏单元 输入/输出口 输入口 时钟信 号输入 三态控制 可编程与阵列 固定或阵列 GAL16V8:最多可有16个输入,8个输出. 8. 3 复杂可编程逻辑器件CPLD MAX7128S的结构 逻辑阵列块 每16个宏单元组成一组，构成一个LAB。多个LAB通过可编程互连阵列PIA和全局总线相连。每个LAB还与相应的I/O控制模块相连，以提供直接的输入和输出通道。 CPLD是一种高密度,高速度,低功耗的可编程逻辑器件,采用了EPROM，EEPROM，快闪存储器，SRAM等工艺。 　　CPLD的主要性能特点： 　　(1) 可进行多次编程、改写和擦除。 　　(2) 具有高密度、高速度、高可靠性和低功耗的特点。 　　(3) I/O端数和内含触发器可多达数百个，集成度高。 　　(4) 有灵活多样的逻辑结构，可满足各种数字电路系统设计的需要。 　　(5) 内部时间延迟与器件结构和逻辑连接无关，各模块之间提供了固定延时的快速互连通道，可预测时间延迟，易于消除竞争冒险现象。 　　(6) 对于采用SRAM工艺的CPLD，需要进行数据配置才可以完成设计要求的功能，断电后，配置数据自动消失。采用其它工艺的CPLD，断电后数据仍保存。 CPLD内部结构 (2) 宏单元：能够配置为时序或逻辑工作方式。由逻辑阵列，乘积项选择矩阵，可编程触发器组成。 (3) 扩展乘积项：大多数逻辑函数能够用每个宏单元的乘积项实现，但有一些逻辑函数会比较复杂，需要附加乘积项。 (1) 逻辑阵列块(LAB) 逻辑阵列块(LAB)由16个宏单元的阵列组成,通过可编程连线(PIA)和全局总线连在一起。 (4) 可编程连线阵列PIA (5)I/O控制块 不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。 8.4　现场可编程门阵列（FPGA）器件 8.4.1　概　述 8.4.2　FPGA器件基本结构 8.4.3　可配置逻辑模块（CLB） 8.4.4　可编程I/O模块（IOB） 8.4.5　可编程内部互连资源（ICR） 8.4.6　FPGA的应用举例 73 728 6 376 2 304 48×48 62 000 XC4062XL 51 200 3 840 1 600 40×40 44 000 XC4044EX 32 768 2 560 1 024 32×32 25 000 XC4025E 32 768 2 560 1 024 32×32 25 000 XC4025 12 800 1 120 400 20×20 10 000 XC4010 3 200 360 100 10×10 3 000 XC4003E 3 200 200 100 10×10 3 000 XC4003H 3 200 360 100 10×10 3 000 XC4003/A 最大RAM位数 触发器数 CLB数 CLB阵列 门　数 器　件 表8-