Verilog设计初步的.pptVIP

第四章 Verilog 设计初步;教学重点; 版本 1983年 Gateway Automation公司创建 IEEE 1364-1995 IEEE 1076-2001 IEEE 1076-2005;Verilog与C语言的比较;Verilog与C语言运算符的比较; 特点 适合各层次的设计 算法级（Algorithm Level） 寄存器传输级（Register Transfer Level） 门级（Gate Level） 版图级（Layout Level）;图形连接关系;Verilog HDL设计举例;【例4.2】4位计数器 module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] out; always @(posedge clk) begin if(reset) out=0; // 同步复位 else out=out+1; end endmodule;综合与仿真;4位全加器门级原理图;4位全加器功能仿真波形图;4位计数器RTL原理图;4位计数器门级原理图;4位计数器功能仿真波形图;4.2 Verilog模块的基本结构;【例4.5】与-或-非门电路 module AOI(A,B,C,D,F); // 模块声明 input A,B,C,D; // 输入端口定义 output F; // 输出端口定义 wire A,B,C,D,F; // 信号类型声明 assign F = ~((AB)|(~(CD))); // 逻辑功能定义 endmodule;2、端口定义 input 端口名1,端口名2,…; // 输入端口 output 端口名1,端口名2,…; // 输出端口 input 端口名1,端口名2,…; // 输入输出端口;3、信号类型声明 reg cout; // 定义为reg型 reg[3:0] out; // 定义为4位reg型 wire A,B,C,D,F; // 定义为wire型 信号的数据类型默认为wire型 4、逻辑功能定义 （1）用assign持续赋值语句定义 assign F = ~ ((AB)|(~(CD))); 用于组合逻辑的赋值;（2）元件例化 and a3(out,a,b,c); // 调用3输入与门 and c2(out,in1,in2); // 调用2输入与门 结构描述 （3）用always过程块赋值 always @(posedge clk) begin if(reset) out=0; else out=out+1; 行为描述，常用于时序逻辑;module 顶层模块名 (输入输出端口列表); output 输出端口列表; // 输出端口声明 input 输入端口列表; // 输入端口声明 /* 定义数据，信号的类型，函数声明， 用关键字wire，reg，task，funtion等定义 */ wire 信号名; reg 信号名;;// 逻辑功能定义 // 用assign语句定义逻辑功能? assign 结果信号名 = 表达式; // 用always块描述逻辑功能 always @ (敏感信号表达式) begin // 过程赋值 // if-else，case语句 // while，repeat，for循环语句 // task，function调用 end ;// 调用其他模块 调用模块名 例化模块名 (端口列表 ); // 门元件例化 门元件关键字 例化门元件名 (端口列表); endmodule;基于HDL文本输入的设计流程;Quartus II文本设计举例;1 创建工程文件;1 输入源程序 （1）新建Verilog HDL文件 File | New;【例4.1】模15减法计数器 module count15(out, cout, reset, clk); output[3:0] out; reg[3:0] out; output cout; input clk, reset;;always @(posedge clk)