集成电路中的CVD 薄膜淀积技术.ppt

* 雅安加油！ 超大规模集成电路中的CVD 薄膜淀积技术 CVD(Chemical Vapor Deposition）原理 CVD(Chemical Vapor Deposition,化学气相沉积），指把含有构成薄膜元素的气态反应剂或液态反应剂的蒸气及反应所需其它气体引入反应室，在衬底表面发生化学反应生成薄膜的过程。在超大规模集成电路中很多薄膜都是采用CVD方法制备。经过CVD处理后，表面处理膜密着性约提高30%，防止高强力钢的弯曲，拉伸等成形时产生的刮痕。 CVD特点 沉积温度低，薄膜成份易控，膜厚与淀积时间成正比，均匀性，重复性好，台阶覆盖性优良。 CVD制备的必要条件 1） 在沉积温度下，反应物具有足够的蒸气压，并能以适当的速度被引入反应室； 2） 反应产物除了形成固态薄膜物质外，都必须是挥发性的； 3） 沉积薄膜和基体材料必须具有足够低的蒸气压。 2　多晶硅膜 MOS 结构中不可缺少的多晶硅膜是由减压 CVD 装置来淀积的, 该装置大多采用电阻线圈加热 的热壁炉方式。随着硅片直径的变大, 现在趋向于 立式减压CVD 装置或者单片式装置, 用SiH4 作为 反应气体, 在氩气等惰性气氛中分解而成。 SiH4 → Si + 2H2 ( 1) 该反应淀积温度较低, 表面台阶覆盖性好。我 们也常用多晶硅膜做电阻、杂质扩散源及Bipolar 晶体管的发射极。由于器件隔离领域的微细化要 求, 也有用氧化膜和多晶硅结合填入隔离槽中来制 作隔离的技术。 多晶硅的晶粒尺寸和淀积温度密切相关, 而且 淀积后的热处理也会增大其晶粒尺寸。淀积温度为 600℃时晶粒尺寸约20nm, 1000℃时从100nm 增大 到200nm。由热处理而导致的晶粒增大, 促进了P、 B、As 等杂质的掺入。而微细化加工的目的是希望 得到晶粒小的多晶硅。在MOS 结构中薄栅氧化膜 上淀积的多晶硅, 如晶粒变大, 则会加大对氧化膜 的应力, 从而导致氧化膜的绝缘性变差。 当向多晶硅注入或扩散杂质离子时, 掺入的杂 质在高浓度区域几乎具有100%的活化率, 而在低 浓度区域载流子数显著减少。这个现象是由于多晶 硅晶粒成了载流子的陷阱而造成的, 而且载流子在 不同晶粒上形成散乱的能量势垒, 使载流子移动度 下降。 将来, 有可能采用钨膜作为栅来代替高阻的多 晶硅栅, 但这在U LSI 制造工艺的匹配性上并不简 单。一般在高深宽比( aspect ratio ) 的接触孔及通孔 处, 通过CVD 选择淀积和组合刻蚀技术来嵌入钨 膜。另外, 由于钨膜很难发生电迁移, 人们期待着用 钨膜代替铝膜来作为可靠性高的多层配线的配线 材料。 3　钨膜 反应温度是300℃左右, 温度过高, 或者气体供 应太多, 将使膜淀积成的厚度都一样, 只有在低温、 低压的条件下, 才有可能通过选择性淀积不使膜淀 积在氧化膜上。钨膜选择性淀积的问题, 是在硅衬 底及氧化膜的界面处发生钨的侵入〔1〕。为了避免该 现象, 淀积前硅片表面的前处理是很重要的。在用 SiH4 气体还原的场合下, 利用气体中硅原子作为还 原剂进行反应而淀积钨膜, 这样能够使衬底上的硅 WF6 + 3H2 → W + 6HF ( 2) 2WF6 + 3SIH4 → 2W + 3SiF6 + 6H2 ( 3) 不被消耗掉。钨膜的淀积速度很大, 能够大到1Lm/ min, 这样也很容易造成硅进入到钨膜中使电阻变 大的问题。 4　铝膜 由于溅射方法很难解决Al 膜的表面台阶覆盖 性, 现正在研究由CVD 方法来淀积铝膜。铝膜的淀 积利用的是A lCL3 或Al ( CH3 ) 3 和氢气的还原反 应。 Al( CH3 ) 3 + 3/ 2H2 → Al + 3CH4 ( 4) 约在200℃以上发生该反应时, 铝很容易被氧 化, 在水气不被充分排除或在有氧气残留时, 铝表 面就成白浊。在反应性高的等离子体状态下, 白浊 不会产生。另外也用AlH( CH3) 2 气体来促进反应。 而现在更进一步的报道是用二氧化硅作为掩蔽膜 在硅上选择性地淀积铝膜。 5　金属硅化物 金属硅化物几乎全用硅和金属元素作为金属 间的化合物。最近, 在ULSI 制造中常使用W、Mo 、 Ti、Ta、Pt 的硅化物。金属硅化物和多晶硅相比, 电 阻能降低101 级, 可以减少因配线电阻而引起的信 号延迟。WSi2 或Mo Si2 能耐酸处理及耐高温氧化, 可以置换用多晶硅的工艺。T iSi2 很少发生应力。Pt- Si2 能在低温下形成, 这对形成肖特基势垒很有用。 一般来说, 很少使用化学分子式为WSi2 的情况, 而 较多使用Si 过剩的WSix( x 2) 。不管怎样