MSK调制Verilog程序.docVIP

实现MSK信号调制器包括下面几个环节：第一，将输入数据进行和差分编码，这是接收端相干解调的需要；第二，把差分编码器的输出用串/并变换合成两路，并相互错开一个码元宽度，形成I、Q路信号；第三，用cos(πt /2Ts)和sin(πt /2Ts)分别对I、Q路信号进行加权；第四，将加权数据用正交载波cos( wt )和sin( wt)分别进行相乘并相加得到MSK信号。在实现时，包括差分编码串/并变换s2p.v，I、Q路加权模块iqsin.v，载波调制相加模块iqmodu.v，以及msk项层模块msk_top.v。 msk调制顶层模块msk-top.v module msk_top(clk_100MHz, clk_2MHz, clk_1MHz, reset, x, msk_out); input clk_100MHz; input clk_2MHz; input clk_1MHz; input reset; input x; output [32:0] msk_out; wire b_i,b_q; wire [15:0] sine,cosine; //调用基带数据处理模块 s2p s2p( .clk(clk_2MHz), .c1k_div2(clk_1MHz), .reset(reset), . x(x), .b_i(b_i), .b_q(b_q)); //调用I、Q路加权模块iqsin.v iqsin iqsin( .clk(clk_100MHz), .reset(reset), .b_i(b_i), .b_q(b_q), .SINE(sine), .COSINE(cosine)); //载波调制相加模块iqmodu.v iqmodu iqmodu( .clk(clk_100MHz), .i_i(cosine), .q_q(sine), .msk_out(msk_out)); endmodule 差分编码串/并变换s2p.v module s2p(clk, clk_div2, reset, x, b_i, b_q); input clk; input clk_div2; input reset; input x; //用0代表“1”，1代表“-l” output b_i, b_q; reg b_i, b_q; reg [ 1:0] x_t, d_t; //用于计算差分编码 wire d_x; //差分输出信号 always @ (posedge clk) begin if(!reset) begin x_t = 0; d_t = 0; end else begin x_ t[ 1:0]={x_t[0], x }; d_t[1:0]={d_t[0], d_x }; end end //完成差分预编码，d_x(n) = x(n)*x(n-1) assign d_x=(x_t==2b11)?0 :(x_t==2b00)?0:1; //产生分流的I、Q信号 reg s_flag; //符号标志 always @(posedge clk) begin if(!reset) begin s_flag = 0; b_i=0; b_q=0; end else begin if(d_t[1]==d_t[0]) s_flag=s_flag; else if(clk_div2)