viterbi译码器的应用及其硬件设计与实现 hardware implementation of viterbi decoder and its application.pdfVIP

2008年第05期，第41卷 通信技术 V01．41，NO．05，2008 总第197期 CO咖unications No．197，T0tally Techn0109y Vi terbi译码器的应用及其硬件设计与实现 安乐，李实秋 (重庆邮电大学，重庆400065) 判决方式的维特比译码器，并采用合理的归一化方式，保证了计算路径值的过程中不会发生溢出。仿真表明：改进的译码器 具有良好的性能。 【关键词】TD—scDMA；信道编码；Viterbi；Verilog 【中图分类号】TN929．533 【文献标识码】A Hardware ofViterbiDecoderandIts Implementation ANLe， LIShi—qiu ofPostsand China) (ChongqingUniversity Teleco姗unications，Chongqing400065， decoderis to convolutionalIthasbeen in 【Abstr8ct】Viterbiwidelyimplement decoding． broadlyapplied this of is IS一95，GSM，3GPP．Inpaper，theprincipleViterbibriefedfirst，thentheViterbidecodedesignandPseudo CodefortheViterbi are aViterbidecoderbasedonconv01utional Algorithmanalyzed．Thepaperdescribed coding schemeTD—SCDMAandwithsoft Simulationsshowthatthemodifieddecoderisrobustandofbetter judgelIlent． performance． channel 【l沁y霹ords】TD—scD姒；coding：Viterb主；Verilog 0引言 称为编码速率)在硬件实现中就是一个J}输入、，l输出和L 卷积码的概率译码算法有很多种。与分组码不同，卷积 级的寄存器。一个约束长度为3的(2，l，3)的卷积编码 码实际上是一个有限状态机，卷积码的概率译码就是搜遍网 器如图l所示。这个卷积编码器也可以通过下面生成多项式 格图中所有的路径，找出最有可能的序列。若卷积码为 来表示： (％七，￡)，假定全部码字长度为Ⅳ，则实际上网格图中的路 Gj=x(胆)+x(一一1)+．“撵一2)， 径共有2“’u”条Ⅲ。viterbi译码算法的复杂度会随着状态数GI=z(玎)+x(以一2)。 量的增加而增加，其硬件实现结构也会更加复杂，速度会下 降，因此一般适用于小约束长度卷积码的译码。文中根据 TD—scD姒系统中卷积码的编码结构，设计了一种回溯深度为 56的维特比译码器，在计算路径度量的过程中采用门限判决 和最大值与最小值相减，保证了路径值不会发生溢出。 图1(2，1，3)卷积编码器 1卷积码的编译码原理 TD—SCDMA系统中卷积编码的方案。1如下