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浅谈逻辑设计的学习 【逻辑设计 IC 】 学习逻辑设计首先要有项目挂靠，如果你觉得未来一段时间你都 不可能有的话，接下来的内容你就没有必要再看了，花的时间再多也 只能学到皮毛--很多细节的问题光写代码是发现不到的。而且要真正 入门，最好要多做几个项目（这三年大大小小的项目我做有七八个）， 总线型的和数字信号处理型的最好都要接触一些，因为这两个方向的 逻辑设计差异比较大：前者主要是控制型的，会涉及到状态机等控制 逻辑；后者主要是计算型的，难点主要在对符号、浮点数转定点数、 位宽等方面的处理上。 第二要有好的师父。这里说的好的师父并不是指画原理图画了几 十年的老师傅，而是指曾在专业IC 公司做过一段时间的人，好的专 业IC 公司可以接触国内外最新的设计思想，在他们的帮助下，起点 就可以比其他人高不少，更重要的是你可以学习逻辑设计思想性的东 西！如果你的师傅经常跟你说画原理图的好处，你还是重新找过师父 算了--用原理图设计是一种很落后的方式，即使他们可能会说可以系 统级设计（专业的IC 设计公司系统级设计绝对是由方案保证的，而 不会靠原理图这鬼东西）更为清淅。 第三要看一些好的资料。RTL 级的书中《Verilog 硬件描述语言》、 EDA 先锋写的那几本书都还可以,还有不得不提的是cliff 的一些pape r( 上有) ；验证方面入门可以看下《Writting Testbenches》， 提高可以看下snug(Synopsys 的用户论坛，里面的文 章基本上反映了业界的领先水平）的paper ；系统级的可以看看《片 上系统-可重用性设计方法学》。 第四要自己多总结，多动脑筋。逻辑设计的东西其实本质上的东 西并不多：把RTL 级的常用的D 触发器、计数器、移位寄存器、状 态机、多路选择器等基本的电路标准化、固定化；先做方案再写代码； 设计时序；知道约束原理及怎么加约束；划分模块时知道怎么做到时 序收敛；做验证的时候熟悉相应语言的行为级描述（这个肯定比RT L 级好学多了）然后就是理解testbench 的结构化设计。把这些东西的 本质都搞清楚了做个合格的逻辑工程师应该是绰绰有余了，呵呵。 在接下来的部分我主要就第四点随便说点自己的经验，说的不好 还请大家批评指正。 【入门前】 刚才开始接触逻辑设计很多人会觉得很简单：因为verilog 的语法 不多，半天就可以把书看完了。但是很快许多人就发现这个想法是错 误的，他们经常埋怨综合器怎么和自己的想法差别这么大：它竟然连 用for 循环写的一个计数器都不认识！ 相信上一段的经历大部分人都曾有，原因是做逻辑设计的思维和 做软件的很不相同，我们需要从电路的角度去考虑问题。 在这个过程中首先要明白的是软件设计和逻辑设计的不同，并理 解什么是硬件意识。 软件代码的执行是一个顺序的过程，编绎以后的机器码放在存储 器里，等着CPU 一条一条的取指并执行；因此软件设计中经常会带 有顺序处理的思维。而逻辑设计则不同，我们设计的是数字电路，它 是由很多很多的与非门及D 触发器构成的，上电之后所有与非门和D 触发器都同时工作，不会因为A 触发器的代码描述在B 触发器之前 A 触发器就是先工作，事实上，RTL 级代码的代码先后顺序在综合成 网表文件后这种顺序就消失了，取代的是基本逻辑电路之间的互联关 系描述；因此逻辑设计需要的是一种并发的思维，我们也需要用并发 的思维去考虑电路的设计。 当然，我们设计的电路功能一般都有先后顺序的关系，如果这种 顺序不能通过代码的先后顺序来实现，那么要怎么完成这一功能呢？ 在逻辑设计中，我们所说的先后顺序都是基于时间轴来实现：它的承 载体就是时序逻辑，也就是那些触发器。 硬件意识的东西网上谈论的已经很多，这里就不再多说了。 【其次就是要熟悉基本电路的设计】 基本的电路不是很多，也就是D 触发器、计数器、移位寄存器、 状态机、多路选择器、译码器等几种，所有复杂的电路都可由这些基 本的电路构成。高手水平高的体现并不是他能写出一些很奇特的电 路，相反，水平高是体现在他们总能将复杂的电路用这些很朴素的基 本电路去描述。甚至，你会发现他们的代码基本上是由if...else、cas e 这些语句构成的，朴素的让你觉得奇怪。 我认为，初学者在入门的时候，对于基本电路的设计应该固定化、 标准化，每种电路该用什么样的代码描述，