数字时钟设计 EDA.docxVIP

-----多功能数字计数器设计姓名：刘法民班级号：0808190229院系：自动化学院指导老师：李元浩日期：2011年1月5日实验目的掌握常见集成电路的工作原理和使用方法。学会单元电路的设计方法。实验要求用中小规模集成电路设计一数字计时钟，可以完成从0分00秒到9分59秒计时功能，并在控制电路的作用下具有开机清零、快速校分、正点报时功能，另外有附加功能启停（停在7分39秒，停四秒）。设计一个脉冲发生电路，为计时器提供秒脉冲、为报时电路提供驱动蜂鸣器的脉冲信号；设计计时电路，完成0分00秒~9分59秒的计时功能；设计报时电路，使数字计时器从9分53秒开始报时，每隔一秒发一声，共发三声低音，一声高音；即9分53秒、9分55秒、9分57秒发低音（频率512Hz）,9分59秒发高音（频率2048Hz）；设计校分电路，在任何时候，拨动校分开关，可进行快速校分；设计清零电路，具有开机自动清零功能，并在任何时候，按动清零开关，可以实现计时器清零；设计启停电路，在设定时刻（7.39）停下，停4秒后接着计时。实验原理数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，其中控制电路可以分为校分电路、清零电路和报时电路。其具体的原理框图如图3.1所示。（附加电路启停也为控制电路）图3.1 电路原理框图下面对计时器的工作原理按其组成进行说明。脉冲发生电路脉冲发生电路是为计时器提供计数脉冲的，因为设计的是计时器，所以需要产生1Hz的脉冲信号。用CC4060与74ls74产生秒信号。3.2计时电路计时电路钟的计数器，秒各位和分位采用二-十进制加法计数器CD4518实现，秒十位采用74ls161实现。从0分0秒到9分59秒，然后重新计数。3.3译码显示电路译码器可以采用CD4511通过300Ω电阻来驱动共阴极显示器。3.4报时电路电路每小时进行一次报时，从9分53秒开始报时，每隔一秒发一声，共三声低音、一声高音。即9分53秒、9分55秒、9分57秒为低音，9分59秒为高音。实际上，需要在某一时刻报时，就将该时刻输出为“1”的信号作为触发信号，选通报时脉冲信号，进行报时即可。3.5校分电路电路中存在一个开关，当开关打到“正常”档时，计数器正常计数；当开关打到“校分”档时，分计数器进行快速校分（即分计数器可以不受秒计数器的进位信号控制，而选通一个频率较快的校分信号进行校分），而秒计数器保持。在任何时候，拨动校分开关，可以进行快速校分。即令计时器分为快速计数，而秒位保持。3.6清零电路在任何时刻，拨动清零开关，可以进行计数器的清零。3.7启停电路在当电路计时计到事先设计好的时刻（7.39）时停止计数，在停四秒后接着从7.40开始计数。可以利用7.39这时的状态来控制秒各位计数器4518的CP端，同时再利用一个与秒各位4518计数器同步的4518计数器来产生同步脉冲，具体原理见下面原理分析。实验电路设计与原理分步电路设计（图为在Multisim10.1上的仿真连接图）（1）分频器设计图4.1原理：4060加上晶振以及阻容产生各种频率的信号。其中晶振为32768Hz。经十四分频后产生2Hz的信号。（2）秒信号产生电路图4.2原理：T’触发器的工作状态即是将输入的时钟频率降低一倍，即2分频。要将D触发器设计成2分频电路，即是将D触发器设计成T’触发器，比较两个触发器的特性方程可得D=^Q。^Q为Q非。（3）秒个位计时电路图4.3原理：把4518设计成10进制计数器，因为4518是异步清0，所以令Cr=Qd*Qb即可。EN端接秒信号，CP接0(4)秒个位显示电路图4.4原理：秒个位4518的输出接到译码显示芯片4511，4511驱动共阴显示管。(5) 秒十位计时显示电路图4.5原理：74ls161的时钟CLK端是上升沿有效，当秒个位跳到0时，秒十位要进一，因此74ls74的时钟端接秒个位计数器4518输出的Qa.Qb.Qc.Qd的或非。同时74ls161要设计成6进制，采用置数法。因为是同步置数，且置数端低电平有效，所以令~ LD=Qc.Qa的与非即可。秒十位74ls161的输出接到译码显示芯片4511，4511驱动共阴显示管。（6）分位计时显示电路图4.6原理：同秒个位一样，把4518设计成10进制计数器，因为4518是异步清0，所以令Cr=Qd*Qb即可。当秒十位从5跳到0时分位才加一。时钟输入端用EN，下降沿触发，所以令EN=74ls161的输出Qa.Qc相与即可。CP接0。（7）清0电路设计图4.7原理：4518的清零端Cr是高电平有效，74ls161的清零端是低电平有效，在没有接清零电路时74ls161清零端接高电平，4518清零端接自己输出的Qb.Qd相与。如图电路，未按开关即图示位置时，41处的电位为高电平，经门