编码器及设计VHDL.docVIP

实验二 编码器 实验目的 1、设计并实现一个8线-3线优先编码器 2、掌握实验箱的工作原理及基本操作方法 实验器材 1、SOPC实验箱 2、计算机（装有Quartus II 7.0软件） 实验预习 1、预习优先编码器的原理与结构。 2、书写预习报告，必须有完整的VHDL设计程序及实验步骤。 实验原理 常用的编码器有：4-2编码器、8-3编码器、16-4编码器，下面我们用一个8线-3线编码器的设计来介绍编码器的设计方法。8-3编码器如图2.1所示，其真值表如表2-1所示。 图2.1 8-3编码器 表2-1 8-3优先编码器真值表 输入 输出 EIN 0N 1N 2N 3N 4N 5N 6N 7N A2N A1N A0N GSN EON 1 X X X X X X X X 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 X X X X X X X 0 0 0 0 0 1 0 X X X X X X 0 1 0 0 1 0 1 0 X X X X X 0 1 1 0 1 0 0 1 0 X X X X 0 1 1 1 0 1 1 0 1 0 X X X 0 1 1 1 1 1 0 0 0 1 0 X X 0 1 1 1 1 1 1 0 1 0 1 0 X 0 1 1 1 1 1 1 1 1 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 程序 方法一 Library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; Entity B_bcd is port(D:in std_logic_vector(3 downto 0); B:out std_logic_vector(4 downto 0)); END Entity B_bcd; Architecture one of B_bcd is Begin Process(D) Begin IF(D=1001 AND D=0000) Then B=0D; ELSIF (D1001 AND D=1111) Then B=D+00110; Else B=NULL; END IF; END Process; END architecture one; 程序 方法2 Library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; Entity B_bcd is Port(D3,D2,D1,D0:in std_logic; B4,B3,B2,B1,B0:out std_logic); END entity B_bcd; Architecture one of B_bcd is Signal D:std_logic_vector(3 downto 0); Signal B:std_logic_vector(4 downto 0); Begin D=D3 D2 D1 D0; Process(D) Begin IF(D=1001 AND D=0000) Then B=0D; ELSIF(D1001 AND D=1111) Then B=D+00110; ELSE B=NULL; END IF; END PROCESS; B0=B(0); B1=B(1); B2=B(2); B3=B(3); B4=B(4); END architecture one;