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基于相位差限制技术快速锁定锁相环摘要：文章提出了一种新型的基于相位差限制架构的快速锁定的锁相环结构。在这个架构内包含两个鉴频鉴相器，参考时钟输入到一个鉴频鉴相器，而参考时钟的反相信号输入到另一个鉴频鉴相器。通过适当的时间在两个鉴频鉴相器之间切换，大于π的相位差可以被转化为一个较小的相位差，从而缩短锁定时间。和典型的锁相环相比，这种体系结构可以减少最多50%的锁定时间，在不增加带宽的同时可以适应较小的相位裕度。 关键词：锁相环；压控振荡器；鉴频鉴相器；相位差；快速锁定 中图分类号：TN402 文献标识码：A 文章编号：1009-2374（2012）28-0015-04 1 概述 一个锁相环（PLL）的快速锁定特性在通信系统中是非常重要的，其广泛用于各种设备中，如高性能的无线电收发信机、模拟-数字转换器等。快速锁定的特性在跳频系统尤为重要。然而，在一个经典的锁相环结构中，锁定时间被许多因素限制。通过线性模型的I型中所示的锁相环可以得出闭环传递函数，如图1所示： 根据线性模型，我们可以推导出如果阻尼因子ζ变小，锁定时间将变短。但是ζ和相位噪声均反比于KPDKVCO。这意味着如果我们放大环路增益KPDKVCO来减少ζ，相位噪声也将随之提高。因此锁相环的锁定时间取决于相位噪声、控制电压上的纹波和稳定性之间的平衡。 目前有几种解决方案可以减少锁定时间。第一种解决方案是增加锁相环环路的带宽，但是一个较大的带宽将不可避免地在环路中引入噪声，通常保持低相位噪声更加重要。第二种解决方案是带宽切换技术。带宽切换技术被广泛应用于减少锁定时间方面。此技术是在锁定过程中增加带宽，在锁相环锁定后保持一个窄的带宽。但是，该方法仍存在某些缺陷。例如，在锁定过程中纹波较大，从而导致锁相环锁定范围的损失。此外，决定锁定速度的环路带宽膨胀比在实际中通常被限制。第三种解决方案是使用小数分频锁相环。基于小数分频锁相环的动态相位差补偿技术是一种更好的用来缩短锁定时间的方式。但这种体系结构不可避免地引入比传统的PLL更大的相位噪声。 本文第二节详细介绍了相位差限制技术的原理，第三节将介绍如何用本文提出的结构实现快速锁定的功能，第四节介绍了仿真结果，最后给出本文的结论。 2 相位差限制技术的原理 2.1 锁定时间分析 传统的PLL的锁定时间是根据参考信号，输出信号从初始频率到锁定频率的时间来定义的。当输入参考时钟变化，压控振荡器（VCO）的输出频率不能立即达到最终锁定频率时，鉴频鉴相器（PFD）就会产生输出的相位差。相位差在锁定的过程中连续变化，因而可以防止锁相环在输出频率不等于输入参考频率时被锁定。如图2所示，在t2时刻，相位差是零，而频差达到了整个锁定过程的最大。在t1时刻是锁定过程中相差最大而频差为零的时刻。我们可以根据这种现象得出以下的结论：如果在t1时刻可以使PFD输出的相位差减小，那么锁定时间就可以大幅减少，原理如图1所示。 2.2 工作原理 基于上述讨论，本文提出了一种快速锁定的锁相环架构。在锁定过程中，它可以将大于π的相位差从θPD转换到θPD-π。如图3所示的该结构的框图，系统中有两个鉴频鉴相器，但是在同一时间只有一个鉴频鉴相器控制电荷泵（CP）。PFD1的输入参考时钟是Ref，而PFD2的输入参考时钟是Ref的反相信号。因此，PFD1（UP1/DN1）的相位差θPD1小于π时，则PFD2（UP2/DN2）的相位差为π+θPD11；当θPD1大于π时，则PFD2（UP2/DN2）的相位差为θPD1-π。显然，在图2中的点A的VCO的输出频率正是我们想要的，但其相位差在锁定过程中是最大的，将经过一段时间才会锁定。因此，当点A处的相位差大于π时，如果控制CP的PFD可以切换到另一个PFD的话，相位差可以降低π。PFD选择器会在每一个周期中检查PFD1和PFD2的输出来选择合适的控制电荷泵，具有自适应的特点。如果当前PFD输出满足相位差大于π；相位差不再增加，PFD的选择器将从当前的PFD切换到另一个的PFD。一般来说，在一次锁定过程中，PFD的选择器将切换一次（当点A处的相位差大于π）或不切换（当点A的相位差小于π）。 3 设计与实现 本节将详细介绍PFD选择器的主要模块，包括一个脉冲电平转换器、两个PFD判断模块和两个多路复用器。 3.1 脉冲电平转换器 判断模块用来判断该系统是否已达到图2中的点A。如果达到点A且上节中提到的两个条件都满足，判断模块将发送一个脉冲到脉冲电平转换器。脉冲的电平转换器的实质是一个TSPC型d触发器。图4是脉冲电平转换器的电路图，即一个“D”端连接至电路高电平的D触发器。“CH1”端口对应“CLK”的功能，“CH2”端口对应“Reset”的功能，“Sel”端口对应“Q”