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目录 一、概述 2 1、扩频通信的概念及特点 2 2、总体框图及设计要求 2 二、模块设计及仿真 3 1、时钟模块 3 2、发射模块 5 3、卷积模块 7 4、扩频模块 8 5、极性变换与内插模块 10 6、FIR低通滤波模块 11 三、总体设计调试及结果的Matlab验证 12 四、实验中遇到的问题及解决方案 14 1、发射模块输出首位时延问题 14 2、卷积码并串转换后的输出问题 15 3、扩频PN码与卷积输出码的对齐问题 17 4、毛刺问题 17 一、概述 1、扩频通信的概念及特点 扩展频谱通信系统（Spread Spectrum Communication System）是指将待传输信息的频谱用某个特定的扩频函数扩展后成为宽频带信号，送入信道中传输，接收端再利用相应手段将其解扩，从而获取传输信息的通信系统。扩频信号是不可预测的伪随机的宽带信号；它的带宽远大于欲传输信息（数据）带宽；具有类似于噪声的随机特性等。直接序列扩频(DSSS)是扩频通信方式中的一种，实现简单，应用广泛。 2、总体框图及设计要求 本实验是基于FPGA的直接序列扩频发射机的设计与仿真。实验中以QuartusII 7.2 为设计和仿真工具，各模块采用Verilog HDL设计并封装，顶层使用图形设计方式,最后得到的仿真结果使用Matlab描点来绘制出波形。实验框图如图1-1所示，实验要求如下： ①待发射信息采用循环读ROM的方式，ROM中存储固定的200bit信息。 ②卷积采用（2.1.7）码，卷积后速率翻倍（并串转换）。卷积编码生成多项式为；编码效率；约束长度。 ③扩频码采用KASAMI码，生成多项式为; ；m1和m2的初相（）：0101④内插0值 ，一个码片插7个0，速率变为16.32M。 ⑤成型滤波器采用16阶FIR低通滤波器 图1-1 系统方框图 二、模块设计及仿真 根据实验框图，可将本实验设计分成六个模块：时钟模块，发射模块，卷积模块，扩频模块，极性变换与内插模块，FIR低通滤波模块。所有的模块都采用全局reset信号低脉冲清零方式，即当reset信号低电平有效，所有的计数器和输出全部清零，同时对部分寄存器置位。reset信号在仿真开始16.32m时钟周期的第一个周期内产生。 设计时采用逐级联调的方式，每设计好一个模块就进行级联仿真。各模块的详细设计及仿真如下： 时钟模块 从实验框图可以看出，本实验总共需要用到16.32m、2.04m、8k和4k共四种频率的时钟信号，由于机器只提供16.32m时钟信号，所以需要分频输出另外三种频率信号。时钟模块采用了同步设计思想，即分频时钟全部都在机器提供的16.32m时钟基础上进行分频产生，这样可以尽量保证不同时钟频率间的同步，使其跳变沿尽量对齐，为后面的码片对齐和消除毛刺打好基础。 时钟模块的Verilog语言描述如下： //Description of clock module clock (clk16_32m,clk2_04m,clk8k,clk4k,reset); //时钟模块 input clk16_32m,reset; //输入为机器提供的16.32M时钟和全局清零信号reset output clk2_04m,clk8k,clk4k; //分频后输出2.04m，8k和4k的时钟信号 reg clk2_04m,clk8k,clk4k; reg[1:0] count1; //2.04m分频时钟计数器 reg[9:0] count2; //8k分频时钟计数器 reg[10:0] count3; //4k分频时钟计数器 always @(negedge clk16_32m or negedge reset) //产生2.04M时钟 begin if(reset==0) //reset全局清零信号，低电平有效 begin count1=0; clk2_04m=0; end else case(count1) 3d3:begin count1=0; clk2_04m=~clk2_04m; end default: count1=count1+1; endcase end always @(negedge clk16_32m or negedge reset) //产生8k时钟 begin if(reset==0) //reset全局清零信号，低电平有效 begin count2=0; clk8k=0; end else case(count2) 11d1019:begin count2=0;