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第11章 数字通信与控制设计实例 11.9 RS编码器、译码器设计实例 RS编码器是Reed Solomon编码器的简称，它是目前最有效、应用最广泛的差错控制编码方法之一。它是1960年由Iring Reed和Gus Solomon首先构造出来的一种BCH码，既能纠错随机误码又能纠错突发性误码，在数据通信、电视传输、数据存储等领域得到广泛应用。 11.9.1 RS编码器的设计 下面简要介绍RS编码的基本原理，并以RS(63,45)为例，介绍RS编码的Verilog HDL语言设计过程。 1. RS编码的代数知识 数据的多项式表示：可以把二进制数表示为一个多项式。例如，二进制数“110010”，可以表示为以下多项式： （11-48） 表11-11 部分本原多项式 DIV align=centerm本原多项式P(X) 2 3 4 5 6 7 8 /DIV 以m=6为例，GF()的全部符号的求法如表11-12所示。 表11-12 伽罗华域符号的求法 由于篇幅有限，表11-12只列出了部分的符号，其余求法类似。 GF()的生成多项式为式(11-49)： （11-49） 展开式(11-49)，合并同类项，并运用伽罗华四则运算化简得到式(11-50)： （11-50） 根据式(11-50)画出RS编码的电路图，如图11-71所示。 图11-71 RS编码的电路图 2. RS编码的乘法器 根据伽罗华域运算规则设计乘法器。当系数为0时，乘法器的Verilog HDL代码如下： module mula_0(a,c); input [5:0] a; output [5:0] c; reg [5:0] c; always @(a) begin c[5]=a[5]; c[4]=a[4]; c[3]=a[3]; c[2]=a[2]; c[1]=a[1]; c[0]=a[0]; end endmodule 代码分析： 由于伽罗华域的加法是作异或运算，当系数为0时，乘积即为本身。 当系数为1时，乘法器的Verilog HDL 代码如下： module mula_1(a,c); input [5:0] a; output [5:0] c; reg [5:0] c; always @(a) begin c[5]=a[4]; c[4]=a[3]; c[3]=a[2]; c[2]=a[1]; c[1]=a[5] ^ a[0]; c[0]=a[5]; end endmodule 代码分析： 假设乘数为，