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加法器数乘法器实现17位有符号数相乘
采用加法器数乘法器实现17位有符号数相乘。参考《基于Verilog HDL 的数字系统应用设计》,王钿,桌兴旺编著? 1module signed_mult17b_addtree ( 2mul_a, 3mul_b, 4mul_out, 5clk, 6rst_n, 7 ); 8 9?parameter MUL_WIDTH = 17; 10?parameter MUL_RESULT = 33; 11 12?input [MUL_WIDTH-1:0] mul_a; 13?input [MUL_WIDTH-1:0] mul_b; 14?inputclk; 15?inputrst_n; 16 17?output [MUL_RESULT-1:0] mul_out; 18 19?reg [MUL_RESULT-1:0] mul_out; 20?reg [MUL_RESULT-1:0] mul_out_reg; 21?regmsb; 22?reg msb_reg_0; 23?reg msb_reg_1; 24?reg msb_reg_2; 25?reg msb_reg_3; 26?reg [MUL_WIDTH-1:0] mul_a_reg; 27?reg [MUL_WIDTH-1:0] mul_b_reg; 28 29?reg [MUL_RESULT-2:0] stored0; 30?reg [MUL_RESULT-2:0] stored1; 31?reg [MUL_RESULT-2:0] stored2; 32?reg [MUL_RESULT-2:0] stored3; 33?reg [MUL_RESULT-2:0] stored4; 34?reg [MUL_RESULT-2:0] stored5; 35?reg [MUL_RESULT-2:0] stored6; 36?reg [MUL_RESULT-2:0] stored7; 37reg [MUL_RESULT-2:0] stored8; 38reg [MUL_RESULT-2:0] stored9; 39reg [MUL_RESULT-2:0] stored10; 40reg [MUL_RESULT-2:0] stored11; 41reg [MUL_RESULT-2:0] stored12; 42reg [MUL_RESULT-2:0] stored13; 43reg [MUL_RESULT-2:0] stored14; 44reg [MUL_RESULT-2:0] stored15; 45 46reg [MUL_RESULT-2:0] add0_0; 47reg [MUL_RESULT-2:0] add0_1; 48reg [MUL_RESULT-2:0] add0_2; 49reg [MUL_RESULT-2:0] add0_3; 50reg [MUL_RESULT-2:0] add0_4; 51reg [MUL_RESULT-2:0] add0_5; 52reg [MUL_RESULT-2:0] add0_6; 53reg [MUL_RESULT-2:0] add0_7; 54 55reg [MUL_RESULT-2:0] add1_0; 56reg [MUL_RESULT-2:0] add1_1; 57reg [MUL_RESULT-2:0] add1_2; 58reg [MUL_RESULT-2:0] add1_3; 59 60reg [MUL_RESULT-2:0] add2_0; 61reg [MUL_RESULT-2:0] add2_1; 62 63reg [MUL_RESULT-1:0] add3_0; 64 65always @ ( posedgeclkornegedgerst_n ) 66begin 67if ( !rst_n ) 68begin 69mul_a_reg = 17b0; 70mul_b_reg = 17b0; 71 72 stored0 = 32b0; 73 stored1 = 32b0; 74 stored2 = 32b0; 75 stored3 = 32b0; 76 stored
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