电子技术基础实验_实验三教案.doc

实验报告 实验目的： 学习并掌握硬件描述语言（VHDL 或 Verilog HDL）；熟悉门电路的逻辑 功能，并用硬件描述语言实现门电路的设计。 熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。 熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。 熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。 利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数自动循环显示，频率 10Hz。 实验设备： 1.软件Quartus Ⅱ9.1 2.DEO开发板 3.数据线以及电脑设备 实验内容： 1： 参考“参考内容 1”中给出的与门源程序，编写一个异或门逻辑电路。 与门逻辑的 VHDL 的源文件 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY exa3_1 IS PORT(A,B:IN STD_LOGIC; C:OUT STD_LOGIC); END exa3_1; A RCHITECTURE fwm OF exa3_1 IS BEGIN C=A AND B; END； 用 QuartusII 波形仿真验证。 下载到DE0 开发板验证。 2： 参考“参考内容 2”，“参考内容 3”，“参考内容 4”，综合2，3，4要求，实现 0-F 计数自动循环显示，频率 10Hz。 步骤：1）参考“参考内容 2”中给出的将 8421BCD 码转换成 0-9 的七段码译码器源程序，编写一个将二进制码转换成 0-F 的七段码译码器。 2）参考“参考内容 3”中给出的四位二进制加减计数器的源程序，编写一个加法计数器。 3）。参考“参考内容 4”中给出的 50M 分频器的源程序，编写一个能输出信号频率10Hz的分频器。 2.8421BCD 转换成七段码译码器 VHDL 的源文件 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY exa3_2 IS PORT (data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0); dis_out:OUT STE_LOGIC_VECTOR(6 DOWNTO 0)); END exa3_2; ARCHITECTURE fwm OF exa3_2 IS BEGIN PROCESS(data_in) BEGIN CASE data_in IS WHEN”0000”=dis_out=”1000000”;--显示 0 WHEN”0001”=dis_out=”1111001”;--显示 1 WHEN”0010”=dis_out=”0100100”;--显示 2 WHEN”0011”=dis_out=”0110000”;--显示 3 WHEN”0100”=dis_out=”0011001”;--显示 4 WHEN”0101”=dis_out=”0010010”;--显示 5 WHEN”0110”=dis_out=”0000010”;--显示 6 WHEN”0111”=dis_out=”1111000”;--显示 7 WHEN”1000”=dis_out=”0000000”;--显示 8 WHEN”1001”=dis_out=”0010000”;--显示 9 WHEN OTHERS= dis_out=”1111111”;--灭灯，不显示 END CASE; END PROCESS; END fwm; 3.带一个清零端，一个进位输出端十进制器计数器的 VHDL 源文件 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY exa3_3 IS PORT ( clk,RST : IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0);四位计数 COUT : OUT STD_LOGIC); 进位位 END exa3_3; ARCHITECTURE fwm OF exa3_3 IS SIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0);