电子技术基础实验_实验三教案.docVIP

实验报告 实验目的： 学习并掌握硬件描述语言（VHDL 或 Verilog HDL）；熟悉门电路的逻辑 功能，并用硬件描述语言实现门电路的设计。 熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。 熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。 熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。 利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数自动循环显示，频率 10Hz。 实验设备： 1.软件Quartus Ⅱ9.1 2.DEO开发板 3.数据线以及电脑设备 实验内容： 1： 参考“参考内容 1”中给出的与门源程序，编写一个异或门逻辑电路。 与门逻辑的 VHDL 的源文件 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY exa3_1 IS PORT(A,B:IN STD_LOGIC; C:OUT STD_LOGIC); END exa3_1; A RCHITECTURE fwm OF exa3_1 IS BEGIN C=A AND B; END； 用 QuartusII 波形仿真验证。 下载到DE0 开发板验证。 2： 参考“参考内容 2”，“参考内容 3”，“参考内容 4”，综合2，3，4要求，实现 0-F 计数自动循环显示，频率 10H