MCSDG的结构与工作原理.pptVIP

第2章 MC9S12DG128的结构与工作原理 本章内容 MC9S12DG128的内部结构 MC9S12DG128引脚功能 MC9S12DG128的运行模式 MC9S12DG128的存储器组织 概述 MC9S12DG128的内核是16位中央处理单元CPU12，有29个独立的数字I/O口（A、B、K和E），20个独立的数字I/O口（H、P、J）具有中断和唤醒功能。 MC9S12DG128内部为16位数据通道，外部总线可以按照8位数据窄总线模式操作，允许与8位数据总线的存储器连接，以降低成本。 根据系统需求，PLL电路允许调整电源功耗及性能。 概述 MC9S12DG128主要特性： 16位 HCS12 CPU 内部存储器 128 KB Flash 8 KB RAM 2KB EEPROM 概述 外围设备 2个增强型串行通信接口（SCI） 2个串行外设接口（SPI） 3个 MSCAN 模块 1个I2C总线接口 2个8通道10位 A/D 8通道16位增强型捕捉定时器（ECT） 8通道8位或4通道16位 PWM 2.1 MC9S12DG128的内部结构 MC9S12系列单片机的芯片主要有两种封装形式，即80脚的QFP (Quad Flat Pack)和112脚的LQFP (Low profile Quad Flat Pack)，个别子系列还有其它封装形式，如48脚。 由于各子系列中的存储器类型、容量和功能模块不完全相同，因此，不同芯片之间引脚功能略有差异，引脚标号不一定兼容。 但在每个子系列中，例如，所有128kB Flash的MC9S12D系列的单片机，功能相同的引脚都兼容。 2.1 MC9S12DG128的内部结构 2.1 MC9S12DG128的内部结构 图2.1为MC9S12DG128的内部结构框图，其中功能模块按照112引脚封装给出。MC9S12DG128单片机的112个引脚中，除了地址、数据、控制三总线外，主要是I/O引脚，多数引脚具有两种或两种以上的功能。 图中左、右两部分分别是单片机的核心和接口部分，包括CPU12、存储器、通用I/O、电压调整模块、后台调试模块、系统运行监视模块、时钟产生模块、系统集成模块、外部总线接口、A/D转换器、增强型捕捉定时器模块、脉宽调制模块、串行通信接口、CAN总线接口、Byteflight接口、字节数据链路通信接口和管脚中断逻辑。 2.1 MC9S12DG128的内部结构 2.1.1 CPU12内核(Star Core) CPU12内部结构 【组成】算术逻辑运算单元ALU、CPU控制逻辑电路、CPU寄存器和指令队列。 内部采用16位数据总线，各部件通过内部总线相连，外部数据总线8/16位可选。 （1）20位的ALU部件——完成指令所规定的算术/逻辑运算等操作。 （2）控制逻辑——负责解释指令和产生相应的控制信号，并统一协调各部件的工作。 （3）寄存器组——用于存储操作数或运算结果。 （4）3级指令队列——用来缓冲程序信息。 2.1 MC9S12DG128的内部结构 2.1.1 CPU12内核(Star Core) CPU12内部寄存器 CPU12的寄存器集——基于累加器，包括5个16位的寄存器和一个8位的状态寄存器。 其中，累加器D又可分成两个8位的寄存器A和B，16位寄存器D、X、Y通常用于暂存数据或存储器地址；SP为堆栈指针，用于指示堆栈的位置；PC为程序指针，用于寻址程序代码；条件码寄存器CCR用来反映运算结果的特征，也控制CPU的行为。 2.1 MC9S12DG128的内部结构 2.1.1 CPU12内核(Star Core) （1）累加器D 累加器D是一个16位寄存器，其高位和低位字节分别称为寄存器A和寄存器B，可分别作为两个8位寄存器进行访问。实际上，D和A、B指向同一个寄存器，只是名称不同而已，A、B、D均可称为累加器。在任何时刻都可以使用8位或16位方式对累加器进行访问。 若把一个16位数据存入累加器D中，则高8位在A寄存器中，低8位在B寄存器中。与此相对应，若把D寄存器中的一个16位数据存入存储器，则高8位在存储器的低位地址，低8位在存储器的高位地址。 注意，任何Motorola (Freescale)公司独立设计的16位、32位CPU中，寄存器与存储器字节的对应关系都是高位数据存放于低位地址，低位数据占用高位地址，这与Intel公司的CPU数据存放格式正好相反。 2.1 MC9S12DG128的内部结构 2.1.1 CPU12内核(Star Core) （2）间址/变址寄存器(Index Register) X、Y CPU12内部有两个16位地址寄存器IX和IY，称为间接寻址寄存器，简称间址寄存器或变址寄存器。一般情况下作为指针寄存器，