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EDA设计（二） ——多功能数字钟设计 姓名：周婷婷 学号：0904220116 院系：电光学院 指导老师：花汉兵 蒋立平 完成时间：2011年12月15号 多功能数字钟设计 摘要 该实验时利用QuartusII软件设计一个数字钟，进行实验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。此外还添加了星期功能，使得设计的数字钟功能更加完善。 Abstract ：This experiment is to design a digital clock which is based on Quartus software and in which many basic functions like time-counting , hour-correcting , minute-correcting , reset , timing-holding and belling on the hour. And then validated the design on the experimental board . In addition, additional functions like reseting the week make this digital clock a perfect one. 目录 设计要求……………………………………………4 工作原理……………………………………………4 各模块说明…………………………………………5 分频模块…………………………………………5 计时模块…………………………………………9 显示模块………………………………………11 校分与校时模块………………………………11 清零模块………………………………………12 保持模块………………………………………13 报时模块………………………………………13 扩展模块…………………………………………13 星期模块………………………………………13 调试、编程下载…………………………………14 实验中出现问题及解决办法……………………14 实验收获与感受…………………………………14 参考文献…………………………………………15 设计要求 设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等基本功能。 具体要求如下： 能进行正常的时、分、秒计时功能，最大计时显示23小时59分59秒。 分别由六个数码管显示时分秒的计时。 K1是系统的使能开关，K1=0正常工作，K1=1时钟保持不变。 K2是系统的清零开关，K2=0正常工作，K2=1时钟的分、秒全清零。 在数字钟正常工作时可以对数字钟进行快速校时和校分。K3是系统的校分开关，K3=0正常工作K3=1时可以快速校分；K4是系统的校时开关，K4=0正常工作，K4=1时可以快速校时。 设计提高部分要求 时钟具有整点报时功能，当时钟计到59’51”时开始报时，在59’51”,59’53”, 59’55”,59’57” 时报时频率为512Hz,59’59”时报时频率为1KHz。 星期显示：星期显示功能是在数字钟界面显示星期，到计时到24小时时，星期上显示的数据进一位。 闹表设定功能。 仿真与验证 用Quartus软件对设计电路进行功能仿真，并下载到实验板上对其功能进行验证。 工作原理 数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，控制电路按要求可由校分校时电路、清零电路和保持电路组成。其中，脉冲发生电路将试验箱提供的48Mhz的频率分成电路所需要的频率；计时电路与动态显示电路相连，将时间与星期显示在七段数码管上，并且驱动蜂鸣器整点报时；校时校分电路对时、分、星期提供快速校时；清零电路作用时，系统的分秒时同时归零；保持电路作用时，系统停止计时并保持时间不变。 其原理框图如图所示： 各模块说明 分频模块 实验板上振荡源为48MHz，为获得秒脉冲信号和报时电路中需要的音频，需要对该振荡源进行分频处理。处理的过程示意如下： （1）2分频电路 2分频电路是通过将D触发器的端与D端接在一起就可以从Q端得到触发器信号的2分频信号，电路图如下： 波形图如下： （2）3分频电路 3分频电路是通过74160用置数法实现。其输出端按照如下方式循环计数时就可以对其输入的脉冲进行3分频，输出信号由直接引出。 74160置数端为低电平有效，所以将作为置数信号的输入。3分频电路图如下： 波形图如下： 封装的子模块图为： （3）8分频 将3个2分频串联实现8分频电路。 8分频电路图如下： 波形图如下： 将3分频和8分频电路串联可以构成24分