EDA课程方案设计书.docVIP

简易的数字频率计实验报告 逻辑与数字系统设计——实验部分 作者姓名 班级 学号 实验目的 学习数字系统设计的步骤和方法； 2．学习QUARTUS II的编译环境，和VHDL编程语言； 3．熟悉ALTERA公司的MAX7000S系列的使用及程序下载方法； 实验内容 本实验要求设计并实现简易的数字频率计电路，要求可以实现以下功能： (1) 频率计的频率测量范围：最低要求0~9999Hz。 (2) 闸门时间为1s，测量结果以十进制数字显示。 (3) 设计一位复位键，对频率计进行清零复位。 (4) 利用实验箱上的四个七段数码管显示频率计结果，要求显示结果稳定，无闪烁。 实验任务 1. 设计频率计的原理图，完成频率计子模块的功能设计；2. 在QUARTUS II环境下，建立新工程文件； 3. 新建VHDL文件，完成各个子模块的VHDL编程，并利用QuartusII的工具生成相应的原理图文件；4. 在QUARTUS II环境下，新建原理图文件（注意：原理图文件名应与新建的工程文件名相同），完成各个模块之间的电路连接； 5. 电路的功能仿真，验证设计的正确性； 6. 为电路分配输入输出引脚，生成.pof文件； 6. 下载.pof文件到MAX7128SL84-15； 7. 连接MAX7128SL84-15与实验箱，并利用信号发生器和示波器检验频率计是否正常工作并测试频率计的相对误差； 8. 撰写实验报告。 实验原理 主程序图： 10进制计数器代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jishuqi10 is port (rst,sig,ena,rst1:in std_logic; cout: out std_logic; outy :out std_logic_vector(3 downto 0)); end jishuqi10; architecture behv of jishuqi10 is begin process (rst,ena,rst1,sig) variable cqi :std_logic_vector(3 downto 0); begin if rst=1 then cqi :=(others =0); elsif rst1=1 then cqi :=(others =0); elsif sigevent and sig=1 then if ena =1 then if cqi 9 then cqi:=cqi+1;cout=0; elsif cqi=9 then cqi :=(others =0); cout=1; end if; elsif ena=0 then cqi:=(others =0); end if; end if; outy =cqi; end process; end behv; 4位10进制计数器级联代码： library ieee; use ieee.std_logic_1164.all; entity jishuqi4_10 is port(sig,rst,rst1,ena:in std_logic; d:out std_logic_vector(15 downto 0); ci:out std_logic); end entity; architecture one of jishuqi4_10 is component jishuqi10 port (rst,sig,ena,rst1:in std_logic; cout: out std_logic; outy :out std_logic_vector(3 downto 0)); end component; signal e:std_logic_vector(3 downto 0); begin u1:jishuqi10 port map(sig=sig,rst=rst,rst1=rst1,ena=ena,cout=e(0),outy=d(3 downto 0)); u2:jishuqi10 port map(sig=e(0),rst=rst,rst1=rst1,ena=ena,cout=e(1),outy=d(7 downto 4)); u3:jishuqi10 port map(sig=e(1),rst=rst,rst1=rst1,ena=ena,co