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在ISE 设计流程中使用ChipScope Pro 内核的实例－修正版 这一节介绍一个在ISE设计中使用ChipScope Pro Core Inserter和ChipScope Pro Analyzer的例子。 1. 在ISE中建立一个工程count4，选择相应的器件，添加代码count4.v，count4.v是一个简单的4位记数器，其代码如下： module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] out; always @(posedge clk) begin if (reset) out=0; else out=out+1; end endmodule 图5.1 新建一个工程 图5.2 选择器件 图5.3 添加代码到工程中 图5.4 工程概况 2． 设置管脚约束 图5.5 添加管脚约束 3． 综合 注意：综合的时候要保留设计层次，XST缺省设置是将设计打平以取得好的综合效果， Synplifcity缺省设置是保留设计层次。本例是用XST综合的所以需要修改综合设置 图5.6 设置 keep hierarchy 4． Translate 注意：在ISE中做Translate的时候需要设置Preserve Hierarchy on Sub module. 缺省情况下为不设置. 图5.7 设置 Preserve Hierarchy on Sub module 图5.8 插入Core 前的ISE 工程窗口 生成网表 5． 通过ChipScope Pro Core Inserter插入内核，具体步骤和设置详见第3部分 ////////////////////////////////////////////////////////////////////// ChipScope Pro Core Inserter的使用 上面介绍的方法是使用ChipScope Pro Core Generator 产生内核，然后在设计中作为元件调用，然而，我们也可以使用ChipScope Pro Core Inserter 直接将内核植入EDIF 或者XST 网表。内核插入需要EDIF或者XST 网表，所以必须在插入之前进行设计综合。EDIF 网表的扩展名为.edf，XST网表的扩展名是.ngc。 3.1 ChipScope Pro Core Generator 参数设置 本节通过一个实例来做介绍，这里假定已有的设计已经综合为XST 网表，文件名是count4.ngc。首先指定输入输出文件和选择器件类别，如图3.1。 图3.1指定内核插入文件 输入设计网表（EDIF 或者XST）文件是综合以后的设计，这个文件指定以后，其他的栏目会相应自动填好。该设计中使用Virtex2器件,单击【Next】进入下一步。 设置ICON 参数 图3.2显示了ICON参数设置。如果选中了【Disable JTAG Clock BUFG Insertion】，设计工具在对JTAG时钟信号布线时就使用普通的布线资源，而不是全局时钟的布线资源。这里我们不选择此项，即按全局时钟资源布线。然后单击【Next】进入下一步。 图3.2 设置ICON 参数 设定ILA 选项 首先进入的是触发参数设置窗口，如图3.3。可以设置触发端口的数量，每个触发端口的触发宽度，匹配类型和匹配单元的数量。匹配类型共有六种，表1.1已经介绍。本例中选择一个触发端口，触发宽度为5，匹配类型为基本类型，匹配单元为一个。设置完毕后，点击【Next】或直接点击【CaptureParameters】选项卡进入捕捉参数设置。 图3.3 设定ILA 的触发参数 在如图3.4 所示的捕捉参数的设置面板中，可以设置数据深度、数据类型等参数。数据深度决定了ILA 内核所需要的块RAM单元的数量。这里选择数据端口与触发端口相同，并在时钟的上升沿采样。在【Core Utilization】下显示出当前所需块RAM的数量。设置完毕点击【Next】或点击选项卡的【NetConnections】进入网络连接设置。 图3.4 设定ILA 的捕捉参数 图3.5为用来设置网络连接的面板。单击CLOCK PORT 和TRIGGER PORTS 后面的加号（＋）将出现当前网络的连接情况，显示为红色表示网络尚未连接。 图3.5 设定网络连接 下面进行网络的连接。选中CLOCK PORT下面的CH0,单击【Modify Connections】,则将弹出网络选择对话框如图3.6。 图3.6 选择时钟网络 设计的层次在左上方的面板中选择，相对于所选的层次的可选网络列在左下方的面板中，能够与这些网络相连的ILA 输入列在右边的面板中