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基于Verilog HDL的万年历 设计与总结报告 题目名称： 基于Verilog HDL的万年历研究设计 报告人：________李新_ __ __________ __ 院系/年级/专业：_______ ______ 指导教师：_ _ _______ ____ 制作日期：_ __ _ 基于Verilog HDL的万年历 摘要 基于Verilog HDL的万年历设计，主要完成的任务是使用Verilog语言，在Quartus2上完成电路设计，程序开发模拟，基于功能是能够显示/修改年月日时分秒。电路设计模块：分频、控制、时间显示调整、时分秒、年月日、显示控制、译码器。各个模块完成不同的任务，合在一起就构成了万年历电路设计。软件模拟直接在Quartus2上进行。 随着科学技术的发展，时间观念越来越重，但是老式的钟表以及日历等时间显示工具已不合时宜。对此，数字钟表的设计有了用武之地。基于Verilog的万年历设计，采用软件开发模拟，开发成本低，而且在功能设计上有了很大的灵活度。同时，该设计的精度远远超过钟表，并且不需要维修。综上所述，本设计具有设计方便、功能多样、电路简洁、成本低廉等优点。符合社会发展趋势，前景广阔。 关键词：万年历，Verilog HDL，Quartus2 目录 摘要……………………………………………………………………..1 Abstract………………………………………………………………….2 第一章 万年历发展介绍及Verilog HDL简介....................................3 1.1万年历的发展……………………………………………………………… 1.2Verilog HDL简介……………………………………………………4 第二章 设计原理……………………………………………………..5 2.1组成模块…………………………………………………………..6 2.2系统设计图………………………………………………………..7 第三章 各功能模块介绍……………………………………………8 ……………………………………………………11 4.1年月日仿真………………………………………………………12 4.2时分秒仿真………………………………………………………13 总结结论………………………………………………………………14 参考文献………………………………………………………………15 万年历的发展介绍及Verilog HDL简介 Verilog HDL简介Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。 组成模块2.2系统设计图 系统流程图 功能设计图 第三章 各功能模块介绍]=0; qr[7:4]=qr[7:4]+1; end if(qr==date) clky=1; else clky=0; end end //月计算模块 always@(posedge clky or negedge clrn) begin if (~clrn) qy=1; else begin if (qy==’h12) qy=1; else qy=qy+1; if (qy[3:0]==’ha) begin qy[3:0]=0; qy[7:4]=qy[7:4]+1;end if (qy==’h12) clkn=1; else clkn=1; end end //产生每月的天数 always begin case(qy) ’h01: date=’h31; ’h01: begin if((qn/4==0)( qn/100!==0)|( qn/400==0)) date=’h29; //整百的年份被400整除的，是闰年其他如果不是整百的年份，直接被4整除的是闰年’h28; end ’h03: date=’h31; ’h04: date=’h30; ’h05: date=’h31; ’h06: date=’h30; ’h07: date=’h31; ’h08: date=’h31; ’h09: