【2017年整理】STM_1解扰系统的并行化技术研究与ASIC设计.pdfVIP

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2017-12-20 发布于浙江
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【2017年整理】STM_1解扰系统的并行化技术研究与ASIC设计.pdf

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【2017年整理】STM_1解扰系统的并行化技术研究与ASIC设计

专题聚焦中国科技核心期刊 STM-1解扰系统的并行化技术研究与ASIC设计郭琦霍林许新新李惠军 ! 山东大学信息科学与工程学院济南 !#$%# 摘要依据 ITU-TG.707/Y.1322建议中给出的串行 123@2 5’6689’.(!! 建议中给出的*+, 串行帧扰码算法推导出并行扰码算法同步扰码器如图 -!/ 并由此算法设计出所示该扰码器的伪随机序列发 # $ . 路并行扰码解扰器采用对该设计加以生器的生成多项式为 6 G SDH8 / $ FPGA ABCD E C FC F$$ 验证证明设计方案是可行的在此基础上采用ASIC 设图中触发器时刻的状态从左至右依次记 # $ # $ H # # 设计方法设计实现了STM-1解扰系统$ 为 H % H % H % H % H % H % H # 时刻的状态记为 H F$% HF$% 7 $ ! ( # G HF$ 7 $ 关键词同步数字体系扰码解扰 HF$% HF$% HF$% HF$% HF$$ 由图可知 HF$ H H % HF$ H % $ E F E ! ( # G 7 # G $ 7 中图分类号 % $’(( 文献标识码) HF$E H % HF$E H % HF$E H % HF$E H % HF$E H $ ! $ ( ! ( # G # 用矩阵来描述上述式子如下所示 # 引言 HF$ $ H $ ! ! * 7 7 7 7 7 $ $ $ * 7 % ! 7 %