XilinxISE软件使用过程新(含PROM下载)探索.docx

Xilinx ISE 13.4软件使用方法本章将以实现一个如图所示的4为加法器为例，来介绍Xilinx ISE13.4开发流程，并且最终下载到实验板BASYS2中运行。1.建立工程运行Xilinx ISE Design Suite 13.4，初始界面如图F2所示F1软件初始状态表选择File-New Project，该对话框显示用向导新建工程所需的步骤。在Name栏中输入工程名称（注意：以下所有不能含有中文字符或空格），如“test”。在Location栏中选择想要存放的工程位置，如“E:\code\Xilinx\test”。顶层语言选项栏中选择“HDL”语言。设置向导最终设置效果如图F2所示F2路径信息设置表点击“Next”，进入芯片型号选择界面。在本界面中，根据BASYS2实验板上的芯片型号进行相关设置，设置效果如图F3所示。F3芯片信息选择表点击“Next”，出现如图F4所示工程信息汇总表格。F4工程信息汇总表点击“Finish”完成设置。2新建Verilog文件在F5所示界面中，如图所示的区域内右击鼠标，选择“New Source”，出现F6对话框。F5在File name栏中键入verilog文件的名称，如“test”。F6点击“Next”，在本界面中将设置加法器的输入输出引脚数量，如图F1所示的加法器共有A、B、C0、S和C1，5组引脚，其中A、B和S为4位总线形式，因此设置结果如图F7所示。F7点击“Next”，出现Verilog新建信息汇总表。F8点击“Finish”，完成Verilog新建工作。3逻辑设计输入代码在输入完成后，双击“Check Syntax”对代码进行语法检测。F94.仿真验证在完成语法检测模块后，可以根据需要对系统进行仿真测试，下面将详细介绍具体的实验步骤。首先，点击如图F10所示的“Simulation”选项，将当前工程切换至仿真模式下。F10然后，在如图F11所示区域右击鼠标，选择“New Source”选项F11选择“Verilog Test Fixture”选项，添加测试文件，在“File Name”栏中为测试文件命名，如“test_Fixture”。一直点击“Next”，直至点击“Finish”完成设置。F11在新建仿真文件后，将文本中Initial Begin和end之间的内容修改为如下内容。完成文本输入后，在F12所示的界面中，首先在左上区域内选中“test_Fixture”，然后双击左下区域内的“Simulate Behavioral Model”进入仿真界面。仿真界面效果图如图F13所示。F12F135.锁定引脚关闭仿真界面，显示如图F14所示界面，首先将工程切换至“Implementation”状态，然后在左上区域内右击鼠标，为工程添加“Implementation Constraints Files”选项。F14在“Files Name”选项中命名引脚文件，如“Test_ICF”。F15在引脚锁定文件中，输入引脚映射关系。效果如图F16所示。F166.综合文件选择如图F17所示的test.v文件，然后双击“Synthesize - XST”进行综合。F17双击“Implement Design”。F187.生成.bit文件并下载双击“Generate Programming Files”文件，生成.bit文件。F19双击“Configuration Target Device”-“Management Configuration Project”进入下载界面。F20进入下载界面后，双击“Boundary Scan”，在右侧区域内右击鼠标，在下拉菜单中选择“Initialize Chain”。F21（首先，取消所有弹出的对话框）这时将出现如图F22所示的界面，然后然后双击如图F22中所框选的芯片，然后选择已经生成的.bit文件，如图F23所示。F22F23在弹出的对话框中，选择“No”F24然后，鼠标右键选择图F22中的芯片，选择下拉菜单中的“Program”选项。在确认弹出的对话框中的芯片信息后，点击“OK”进行下载。F258.生成.mcs文件并下载到PROM中之前6步如前面所述，然后跳过第7步，双击“Generate Programming Files”文件，生成.bit文件。双击“Configuration Target Device”，弹出对话框，点击“OK”确定。F26进入下载界面后，在弹出图F27对话框中，双击“Create PROM File”，弹出F28对话框。Step1存储类型选择Xilinx Flash/PROM，点击中间绿色箭头，进入Step2，如图F28选择PROM Family与Device，再点击“Add Storage Device”或者如图