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第三部分 时序逻辑电路 导读: 如果电路在某一时刻的输出状态不仅取决于电路在这一时刻的输入状态，而且与电路过去的状态有关，也就是说电路具有了记忆功能，这种电路就叫做时序逻辑电路。时序逻辑电路中能够完成记忆功能的电路叫做触发器，它是最重要、最基本的时序单元电路，所以，在第7章中将首先介绍常用触发器的逻辑功能、电路结构、工作原理、特性及其描述方法等。触发器和组合电路可以组成多种时序逻辑单元电路，如计数器、移位寄存器、随机存储器等，在第8章中将介绍这些电路芯片的工作原理、电路组成、分析和设计方法等，同时介绍可编程时序逻辑器件及其在数字系统设计中的应用。 7 触发器 本章将按照触发器的功能分类介绍触发器的电路组成、工作原理、逻辑符号、特性描述等，其中包括RS触发器、D触发器、JK触发器、T及T触发器、施密特触发器、单稳态触发器和无稳态单元——定时器等。 7.1 RS触发器 7.1.1 基本RS触发器 我们知道，1个非门，入高出低，入低出高；把2个非门串联起来，如图7.1.1-1(a)所示，则入高出高，入低出低；如果象图7.1.1-1(b)中的虚线那样再把与输入信号S同为高（或低）电平的输出信号Q引回到输入端并迅速移去输入信号，则电路必将永久锁定并保存原来的输入状态，所以，这种电路称为锁存器。锁存器中的2个非门总是1个导通另1个关断，只有这两种稳定状态，因此锁存器也叫做双稳态。在一种稳态下，输出处于高电平，即Q=1，我们说电路为1状态；在另一种稳态下，输出处于低电平，即Q=0，我们说电路为0状态；这样，我们就可以用锁存器保存数字0和1了。 1个用或非门接成非门而组成的锁存器电路如图7.1.1-1(c)所示，如果将图(c)中的2个或非门交叉耦合，画成如图(d)所示形式，并将或非门的2个输入端分开且令R端和S端皆为低电平0，则图(d)与图(c)是一样的，仍是1个锁存器电路，同时，我们还可以通过改变R、S的状态，改变电路的状态。比如，现在Q=1，如果R端变为高电平而S保持低电平不变，则输出Q就将变为低电平0，即使R端重新回到低电平，Q仍将保持低电平不变。我们把用R、S信号改变电路状态的操作称为触发，因而，锁存器也叫做触发器。 图7.1.1-1 基本RS-触发器 (a)2个非门串联 (b)加正反馈构成锁存器 (c)用2个或非门构成锁存器 (d)2个或非门交叉耦合构成RS-触发器 (e)RS-触发器的电路符号 图7.1.1-1(d)所示触发器的状态随R、S改变的情况详述如下。 设触发器现在的状态为Qn（简称为现态），R或S触发之后电路保存下来的新状态为Qn+1（简称为次态），则触发器的次态与触发信号R、S和现态Qn之间的关系有以下4种情况： （1）R=0且S=0时。 触发器将如上所述处于锁定状态，即保持原状态不变，Qn+1=Qn。 （2）R=0且S=1时。 不管触发器的现态如何，只要S=1，门G2的输出一定变为0；又由于R=0，所以门G1的输入全部为低电平0，因而Qn+1=1。这就是说，只要S=1且R=0，触发器将置1。此操作称为触发器置位或置数（Set）。 （3）R=1且S=0时。 不管触发器的现态如何，只要R=1，Q端一定变为0，即Qn+1=0。此操作称为触发器复位或清零（Reset）。所以这种触发器既能置位也能复位，故称复位置位触发器，简称RS触发器。 （4）R=1且S=1时。 在R、S同时为高电平1期间，Q和端同时为高电平，失去了二者之间的互补关系；当R、S信号同时去掉（即同时回到低电平0）时，输出状态将难以确定，所以，这种情况应当不使用、不允许或者尽量避免。 以上4种情况已汇总在表7.1.1-1中，此表称为RS触发器的功能表或特性表。用图7.1.1-2所示的卡诺图化简，得 Qn+1=S+Qn （7.1.1-1a） SR=0 （7.1.1-1b） 式（7.1.1-1）称为RS触发器的特性方程，其中式（7.1.1-1b）称为约束方程。特性表、特性方程和以后将要讲到的状态表、状态转换图是描述触发器功能的主要方法，有时还会用到波形图（或称时序图）。 Y RS Qn 00 01 11 10 0 1 0 1 × 0 1 1 × 0 输 入 输 出 R S Qn Qn+1 0 0 0 0 保持 0 0 1 1 0 1 0 1 置1 0 1 1 1 1 0 0 0 清0 1 0 1 0 1 1 0 ? 不定 1 1 1 ? 表7.1.1-1 RS触发器的特性表 RS触发器也可以用与非门构成，如图7.1.1-