基于fpga的ldpc码编译码器联合设计fpga-电子与信息学报.pdf

第34 卷第1 期 电 子 与 信 息 学 报 Vol.34No.1 2012 年1 月 Journal of Electronics Information Technology Jan. 2012 基于FPGA 的LDPC 码编译码器联合设计 袁瑞佳 白宝明* (西安电子科技大学综合业务网国家重点实验室 西安 710071) (通信网信息传输与分发技术重点实验室 石家庄 050002) 摘 要：该文通过对低密度校验(LDPC)码的编译码过程进行分析，提出了一种基于FPGA 的LDPC 码编译码器 联合设计方法，该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM 存储块，有效减少了硬件资源 的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况，不仅适用于全并行的编译码器结构，同时也适用于 目前广泛采用的部分并行结构，且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC 码进 行部分并行结构的编译码器联合设计，在Xilinx XC4VLX80 FPGA 上的实现结果表明，设计得到的编码器和译码 器可并行工作，且仅占用略多于单个译码器的硬件资源，提出的设计方法能够在不降低吞吐量的同时有效减少系统 对硬件资源的需求。 关键词：数字通信系统；LDPC 码；编码器；译码器 中图分类号：TN911.22 文献标识码： A 文章编号：1009-5896(2012)01-0038-07 DOI: 10.3724/SP.J.1146.2011.00539 FPGA-based Joint Design of LDPC Encoder and Decoder Yuan Rui-jia Bai Bao-ming (State Key Lab. of Integrated Services Networks, Xidian University, Xi’an 710071, China) (Science and Technology on Information Transmission and Dissemination in Communication Networks Lab, Shijiazhuang 050002, China) Abstract: A joint design of FPGA-based encoder and decoder of LDPC codes is proposed. In this new design, the LDPC encoder and decoder share the same parity-check calculation circuit and the same RAM block, resulting in significantly reduced resource consumption in hardware implementations. The design is suitable for encoding and decoding realizations based on parity-check matrix. It can accommodate full-parallel architectures both for the encoder and decoder, or partial-parallel architectures that are widely adopted nowadays. Furthermore, various decoding algorithms such as the sum-product and the min-sum