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山东大学电子设计自动化试卷
5 ． VHDL 语言是一种结构化设计语言；一个设计实体 （电路模块）包括实体与结构体两部分，结构体描述
山东大学电子设计自动化试卷 ___________ 。
A. 器件外部特性；
一、单项选择题：（20 分） B. 器件的内部功能；
C. 器件的综合约束；
1． IP 核在 EDA 技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉及
D. 器件外部特性与内部功能。
实现该功能块的具体电路的 IP 核为__________。
A .瘦 IP B.固 IP C.胖 IP D.都不是
6 ． 不完整的 IF 语句，其综合结果可实现________ 。
A. 时序逻辑电路 B. 组合逻辑电路
2． 综合是 EDA 设计流程的关键步骤，在下面对综合的描述中，_________是错误的。
C. 双向电路 D. 三态控制电路
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；
7 ． 子系统设计优化，主要考虑提高资源利用率减少功耗 （即面积优化），以及提高运行速度 （即速度优化）；
B. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；
指出下列哪些方法是面积优化_________ 。
C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
D. 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。 ①流水线设计 ②资源共享 ③逻辑优化 ④串行化 ⑤寄存器配平 ⑥关键路径法
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