西电EDA大作业多功能彩灯.docx

  1. 1、本文档共14页,可阅读全部内容。
  2. 2、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
  3. 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  4. 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多
西电EDA大作业多功能彩灯

EDA设计报告彩灯控制器(老师:宗汝)班级:学号:姓名:一.设计要求设计能让一排灯(8只)自动改变显示花样的控制系统。可将实验板上的一排发光二极管作为彩灯用。控制器应有两种控制方式:◆规则变化。变化节拍有0.5秒和0.25秒两种,交替出现,每种节拍可有8种花样,各执行一或二个周期后轮换。彩灯变化方向有单向移动,双向移动,跳跃移动等。随机变化。变化花样相同,但节拍及花样的转换都随机出现。二.设计方案(1).分频模块。要产生快慢两种节拍,则首先需要有分频器模块,0.5秒和0.25秒两种则可选择四分频和八分频。通过按键进行选择切换。则clk为输入时钟信号,需经分频器分频并输入到LED显示电路;clr为复位清零信号,高电平有效,有效时,电路无条件的回到初始状态;OPT为频率快慢选择信号,低电平节奏快,高电平节奏慢;(2)LED显示模块。经过分频的时钟信号输入LED显示电路中,使电路有规律的输出按照设定的各种花样变化。xuan为选择彩灯变化花样信号,便于改变彩灯花样。而最后就是输出彩灯变化花样led。三.系统程序设计分频器模块:libraryieee;use ieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entity FENPINQI is port(clk:instd_logic; clr:instd_logic; opt:instd_logic; clkout:outstd_logic );end FENPINQI;architecturearc of FENPINQI issignalclk_tmp: std_logic;signal counter: std_logic_vector(1 downto 0); beginprocess(clk,clr,opt)begin if clr=1 then --清零clk_tmp=0;counter=00;elsifclkevent and clk=1 then if opt=0 then --四分频if counter=01 thencounter=00;clk_tmp=not clk_tmp; elsecounter=counter+1;end if; else --八分频if counter=11 thencounter=00;clk_tmp=not clk_tmp;elsecounter=counter+1;end if;end if;end if;end process;clkout=clk_tmp; --输出分频后的信号endarc;花样一: --用分频器分频后的时钟来显示花样实现libraryieee;use ieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entity HY1 isport(clk1:instd_logic;clr:instd_logic;xuan:instd_logic_vector(1 downto 0);led1:outstd_logic_vector(7 downto 0) );end HY1;architecture arc of HY1 istype state is(s0,s1,s2,s3,s4,s5,s6); signalcurrent_state:state;signallight:std_logic_vector(7 downto 0);beginprocess(clr,clk1,xuan)is constant l1:std_logic_vector(7 downto 0):constant l2:std_logic_vector(7 downto 0):constant l3:std_logic_vector(7 downto 0):constant l4:std_logic_vector(7 downto 0):constant l5:std_logic_vector(7 downto 0):constant l6:std_logic_vector(7 downto 0):beginifxuan=01thenifclr=1 thencurrent_state=s0;elsif(clk1

文档评论(0)

dajuhyy + 关注
实名认证
内容提供者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档