wishbone片上总线符号模型检测 symbolic model checking of wishbone on-chip bus.pdfVIP

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2017-09-14 发布于上海
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wishbone片上总线符号模型检测 symbolic model checking of wishbone on-chip bus

of Research Journal and Computer Development WISHBONE片上总线符号模型检测逢涛段振华 (西安电子科技大学计算理论与技术研究所西安 710071) “一pang@126．com) Model ofWISHBONEBus SymbolicChecking on—Chip TaoandDuanZhenhua Pang (Institute and ofComputingTheoryTechnology，Xidian 710071) University，Xian AbstractWiththeadventand ofmulti—core bus(OCB)is popularity architecture，on—chipgradually thebottleneck becoming ofthe and ofthe on functionalityperformancesystemchip(SoC)． formal verificationofOCBturnstobea ofSoC a Consequently，the significantaspect design．Askey formal verification aDexhaustive to technique，modelchecking performs procedureautomatically examinebehaviorsofSoCand if determinethe aresatisfied specifications by suffersfromstate whilethe ofthe checking spaceexplosionproblem expressivepower existing suchas tree linear specificationlanguagescomputationlogic(CTL)andtemporal limited．This a model presents paper propositionalprojectiontemporallogic(PPTL)basedsymbolic forWISHBONE bus．Withthis WISHBONEbus in checkingapproach on—chip approach，the designed hardware transformedto modeldescribedinSMV Verilog descriptionlanguage(HDL)issystem input ofNuSMVmodel thedesired inaPPTL checker，while